SU851394A1

SU851394A1 - Converter of binary to binary decimal code

Info

Publication number: SU851394A1
Application number: SU792847742A
Authority: SU
Inventors: Анатолий Львович Куракин; Александр Георгиевич Суворин
Original assignee: за вители Г - - It 4:.:V.-:J.v; gr-fc r
Priority date: 1979-11-26
Filing date: 1979-11-26
Publication date: 1981-07-30

Description

(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНОДЕСЯТИЧНЫЙ(54) BINARY TRANSFORMER IN BINARY

Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении пре образователей кодов. Известен преобразователь двоичного кода в двоично-дес тичный, содержащий регистр двоичного числа, распределитель импульсов, шифратор, дво ично-дес тичный сумматор, элементы И первый вход каждого из которых соеди нен с соответствующим выходом регист ра двоичного числа, а выход с соответствующим входом шифратора, выходы которого соединены со входами двоично-дес тичного сумматора . Недостаток такого устройства состоит в низком быстродействии, св занном с последовательным опросом всех разр дов двоичного числа. Наиболее близким к предлагаемому по технической сущности и схемному построению вл етс преобразователь двоичного кода в двоично-дес тичный содержащий регистр двоичного числа, шифратор, двоично-дес тичный суммато входы которого соединены с соответст вующими выходами шифратора, распределитель импульсов и группы элементов И, выходы которых соединены с соответствующими входами шифратора/ первые входы элементов И каждой группы соединены с соответствующим выходом распределител импульсов, а вторые входы элементов И каждой группы соединены с выходами тех разр дов регистра,двоичного числа, значение весов которых не содержит единиц в одних и тех же разр дах , последний выход распределител импульсов вл етс управл ющим выходом преобразовател 2j. Недостатком этого преобразовател вл етс также относительно низкое быстродействие, св занное с тем, что количество тактов опроса посто нно и не зависит от преобразуемого двоичного числа, так как распределитель импульсов генерирует последовательность импульсов с интервалами, рассчитанными на максимально возможное преобразуемое число.. Поэтому коды, представл емые малымколичеством двоичных разр дов, преобразуютс неоправданно медленно. Цель изобретени - повышение .быстродействи . Дл достижени указанной цели в преобразователь двоичного кода в двоично-дес тичный , содержащий регистр двоичного числа, шифратор, двоичнодес тичный сукматор, входы которого соединены с соответствующими выходами шифратора, распределитель импульсов и группы элементов И, выходы которых соединены с соответствующими входами шифратора, первые входы элементов И каждой группы соединены с соответствующим выходом распределител импульсов , а вторые входы элементов И каждой группы с.оединены с выходами тех разр дов регистра двоичного числа , значение весов которых не содержит единиц в одних и тех же разр дах д воично-дес тичного числа, последний выход распределител импульсов вл етс управл нмцим выходом преобразовател , введена дополнительна группа из (п-1) элементов ИЛИ, где п - число групп элементов ИЛИ, а распределитель импульсов содержит последовательно соединенные генератор одиночных импульсов, (п-1) блок управл емой задержки и элемент задержки, выход которого вл етс последним выходом распределител импульсов, входы i-го (i 1,,.,,п-1) элемента ИЛИ дополнительной группы соединены со вторыми входами элементов И (i + + 1)-ой группы, а выход i-ro элемента И дополнительной группы соединен с управл ющим входом i-ro блока управл емой , задержки.The invention relates to automation and computing and can be used in the construction of code converters. A known binary-to-decimal converter that contains a binary number register, a pulse distributor, an encoder, a binary-decimal adder, elements AND the first input of each of which is connected to the corresponding output of the binary number register, and the output with the corresponding encoder input , the outputs of which are connected to the inputs of the binary-decimal adder. The disadvantage of such a device is the low speed associated with sequential polling of all bits of a binary number. The closest to the proposed technical essence and circuit construction is a binary code converter into a binary-decimal containing a binary number register, an encoder, the binary-decimal sum of the inputs of which are connected to the corresponding outputs of the encoder, the pulse distributor and the groups of elements And, the outputs of which connected to the corresponding inputs of the encoder / the first inputs of the elements AND of each group are connected to the corresponding output of the pulse distributor, and the second inputs of the elements AND of each group are soy With the outputs of those bits of the register, the binary number, the weight of which does not contain ones in the same bits, the last output of the pulse distributor is the control output of the converter 2j. The disadvantage of this converter is also relatively low speed, due to the fact that the number of polling cycles is constant and does not depend on the binary number being converted, since the pulse distributor generates a sequence of pulses at intervals calculated for the maximum number to be converted. Therefore, the codes represented by a small number of binary bits, are transformed unnecessarily slowly. The purpose of the invention is to increase the speed. To achieve this goal, a binary-to-binary converter that contains a binary number register, an encoder, a binary fractional sucmator, the inputs of which are connected to the corresponding outputs of the encoder, a pulse distributor and a group of elements AND whose outputs are connected to the corresponding inputs of the encoder, the first inputs elements AND of each group are connected to the corresponding output of the pulse distributor, and the second inputs of the elements AND of each group are connected to the outputs of those bits of the binary number register , the weight of which does not contain units in the same bits of the military-decimal number, the last output of the pulse distributor is the control output of the converter, an additional group of (n-1) OR elements is entered, where n is the number of groups of elements OR, and the pulse distributor contains a single pulse generator connected in series, (p-1) a controllable delay unit and a delay element whose output is the last output of the pulse distributor, inputs i-th (i 1 ,,., N-1) an element or an extra group The sensor is connected to the second inputs of the And (i + + 1) -th group elements, and the output of the i-ro element of the And additional group is connected to the control input of the i-ro controllable, delay block.

Поставленна цель достигаетс также тем, что в преобразователе двоичного кода в двоично-дес тичный блок управл емой задержки содержит элемент и первый и второй элементы И, выходы которых через элемент ИЛИ подключены к выходу блока управл емой задержки, первый вход первого элемента И соединен с инверсным входом второго элемента И и вл етс управл ющим входом блока управл емой задержки , сигнальный вход которого соединен со вторым входом второго элемента И и через элемент задержки со BTOpbiM входом первого элемента И.The goal is also achieved by the fact that in the binary-to-binary converter the controllable delay block contains the element and the first and second elements AND, whose outputs through the OR element are connected to the output of the controllable delay block, the first input of the first element AND is connected to the inverse the input of the second element AND is the control input of the controllable delay unit, the signal input of which is connected to the second input of the second element AND and through the delay element to the BTOpbiM input of the first element I.

На фиг. 1 приведена блок-схема предлагаемого преобразовател - на фиг. 2 - схема блока управл емой задержки .FIG. 1 shows a block diagram of the proposed converter in FIG. 2 is a diagram of a controllable delay unit.

Преобразователь двоичного кода в воично-дес тичный содержит распре елитель 1 импульсов, группы элементов И 2, регистр 3 двоичного числа, воично-дес тичный сумматор 4, дополнительную группу элементов ИЛИ 5,блок 6 управл емо задержки, генератор 7 одиночных импульсов, элемент 8 заержки , шифратор 9.The binary-to-military binary converter contains a distributor of 1 pulses, a group of elements AND 2, a binary number register 3, a military-decimal adder 4, an additional group of elements OR 5, a block 6 of controllable delays, a generator of 7 single pulses, element 8 captures, encoder 9.

Преобразователь работает следуюим образом.The converter works as follows.

Генератор 7 одиночных импульсов запускает преобразование подачей им- , пульса на вход первого блока с управ емой задержки. При этом на входы ервого элемента ИЛИ 5 дополнительной руппы воздействуют выходы первой руппы двоичных разр дов таким образом , что в случае отсутстви значащих единиц в первой группе на выходе , первого элемента ИЛИ 5 будет сигнал логического нул . Блок б управл емой задержки работает таким образом, что при воздействии логического нул задержка в передаче импульса с его вход.д на выход отсутствует. Поэтому при отсутствии значащих единиц в опрашиваемой группе разр дов происходит мгновенный переход к опросу следующей группы. Таким образом, импульс будет без задержки переходить через группы разр дов, в которых информаци отсутствует до тех пор, пока не будет опрошена та группа, где есть хот бы один значащий разр д. При этом на выходе соответствующего второго элемента ИЛИ 5 дополнительной группы присутствует сигнал логической единицы, воздействие которого на вход своего блока управл емой задержки приводит к задержке импульса на выходе данного блока 6 на врем , достаточное дл суммировани значащего двоично-дес тичного кода в сумматор 4. Элемент 8 задержки обеспечивает посто нную задержку сигнала Конец преобразовани на врем окончани переходных процессов в сумматоре 4,A generator of 7 single pulses triggers a conversion by applying a pulse to the input of the first block from a controlled delay. At the same time, the inputs of the first element OR 5 of the additional group are affected by the outputs of the first group of binary bits in such a way that if there are no significant units in the first group, the output of the first element OR 5 will be a logical zero signal. The control delay block b operates in such a way that when a logical zero is applied, there is no delay in the transmission of a pulse from its input to the output. Therefore, in the absence of significant units in the group of bits being surveyed, an instantaneous transition to a poll of the next group occurs. Thus, the impulse will without delay pass through the groups of bits in which there is no information until the group with at least one significant bit is polled. In this case, the output of the corresponding second element OR 5 of the additional group contains a signal logical unit, the impact of which on the input of its block of controllable delay leads to a pulse delay at the output of this block 6 for a time sufficient to sum the significant binary-decimal code into the adder 4. Element 8 is delay espechivaet constant delay signal converting End to end time of transients in the adder 4,

Блок б управл емой задержки содержит элементы 2 И 10 и 11 с открытыми коллекторными выходами, элемент ИЛИ 12 который может быть выполнен проводным , выход 13 блока 6 управл емой задержки, сигнальный вход 14 передаваемого импульсу, управл ющий вход 15, элемент 16 задержки.The controllable delayed block b contains elements 2 and 10 and 11 with open collector outputs, an OR 12 element which can be made wired, an output 13 of a control delay block 6, a signal input 14 for a transmitted pulse, a control input 15, a delay element 16.

Если на вход 15 подан нулевой уровень , то сигнал со входа 14 проходит на выход через элемент И 11, мину элемент задержки 16. В этом-случае задержка срабатывани блока 6 определ етс только задержкой элемента И 11, Если же на вход 15 подан единичный сигнал, то задержка блока 6 определитс суммой задержек элементов 10 и 16. Следует отметить, что выходы элементов И 10-11 могут быть объединены при помощи элемента ИЛИ.If the input level is zero, then the signal from input 14 passes to the output through element 11 and the delay element 16 min. In this case, the response delay of block 6 is determined only by the delay of element 11, if a single signal is given to input 15 then the delay of block 6 is determined by the sum of the delays of elements 10 and 16. It should be noted that the outputs of the elements 10-11 can be combined using the element OR.

Таким образом, врем преобразовани уменьшаетс в зависимости от преобразуемого двоичного числа.Thus, the conversion time is reduced depending on the binary number being converted.

Claims

1. Binary code to binary-decimal converter, containing a binary number register, encoder, binary-decimal adder, whose inputs are connected to the corresponding outputs of the encoder, pulse distributor and groups of elements And, the outputs of which are connected to the corresponding inputs of the encoder, the first inputs of elements And Each group is connected to the corresponding pulse distributor output, and the second inputs of the AND elements of each group are connected to the outputs of those bits of the binary number register, the weight of which is not keeps units in the same bits, the last output of the pulse distributor is the control output of the converter, which differs in that, in order to increase speed, an additional group of tn-1 elements OR was introduced into it, where n is the number of groups of elements is OR, and the pulse distributor contains a series-connected single pulse generator, (p-1) a controllable delay unit and a delay element whose output is the last output of the pulse distributor, inputs i-th (i 1 ...., 0-1) element OR supplement Noah group connected to the second inputs of the elements of the AND (1 + 1) -th group, and the output of the i-th element OR. an additional group is connected to the control input of the i-ro block, a controlled delay. 2. The converter according to claim 1, characterized in that in it the controllable delay unit contains a delay element and the first and second elements AND whose outputs are connected via the OR element to the output of the controllable delay unit, the first input of the first element AND is connected inverse the input of the second element And is the control input of the controllable delay unit, the signal input of which is connected to the second input of the second element And and through the delay element to the second input of the first element I. Information sources taken into account Ize 1.Suhomlinov MM, Vykhovanets VN Converters codes numbers. Kiev, Technique, 1965, p. 55-59, fig. 7

2. Authors certificate of the USSR 637808, cl. G 06 F 5/02, 1978.

7

No

ISL

Fok14;

h "iKf

kskCvj

Nj

"4J

H

,

"

four;

S

H (

"J

3 "M

"

"SI

N

W

P

- p

I-lyi t

//

in 15 fPu 2.