дом умножител , информационные входы двоичных счетчиков группы вл ютс информационным входом преобразовател , вход пуска которого соединен с входом пуска распределител импульсов, второй выход умножител соединен с входом вычитани первого двоично-дес тичного счетчика грзшпы. 2. Преобразователь по п.1, о т ли чающийс тем, что в нем умножитель содержит счетчик, элемент И-НЕ, элемент НЕ, элемент И и элемент ИЛИ, входы которого вл ют:с группой входов умножител , а вы{ход элемента ИЛИ соединен с входом I сброса счетчика, выход старшего разр да которого через элемент НЕ соединен с первым входом элемента И, второй вход которого вл етс тактовым входом умножител , выходы которого вл ютс выходами элементов И-НЕ и И соответственно, выход элемента И соединен с синхровходом счетчика .и первым входом элемента И-НЕ, второй вход которого соединен с выходом младшего разр да счетчика.The multiplier house, the information inputs of the binary group counters are the information input of the converter, the start input of which is connected to the start input of the pulse distributor, the second output of the multiplier is connected to the subtraction input of the first binary decimal meter. 2. The converter according to claim 1, wherein the multiplier contains a counter, an AND-NOT element, an NOT element, an AND element and an OR element whose inputs are: with a group of multiplier inputs, and you OR is connected to the input I reset of the counter, the output of the higher bit of which through the element is NOT connected to the first input of the AND element, the second input of which is the clock input of the multiplier, whose outputs are the outputs of the AND-NOT element and, respectively, the output of the AND element connected to the counter clock .and the first input of the element NAND, the second second input coupled to an output of the least significant bit of the counter.
Изобретение относитс к вычислительной технике и может быть использрвано при построении устройств дл обработки дискретной информации. Известно устройство дл преобразовани двоичного кода в двоично-, дес тичньй, содержащее двоичный и де с тичный счетчики, разбитые на секции , собирательные схемы перевода весовых значений граничных разр дов каждого двоичного кода в соответствующее весовое значение дес тичного разр да, элементы И и элементы ИЛИ, дешифраторынул двоичного счетчика C1 3, Однако этот преобразователь имеет большое врем преобразовани , :которое определ етс временем последовательного преобразовани младших разр дов. Наиболее близким к изобретению по технической сущности и схемному построению. вл етс преобразователь двоичного кода в двоично-дес тичный , содержащий последовательный дес тичный декадньй счетчик, двоичные счетчики, распределитель импульсов , группу элементов И, группу элементов ИЛИ, умножитель, элемент за-держки , причем элементы ИЛИ ключены на входы старшей, средней и младшей декад двоично-дес тичного счетчика, соответственно первые входы элементов И подключены к соответствующим выходам распределител импульсов, а вторые входы элементов И подключе ны к генератору тактовых импуль сов 2;.Недостатком известного преобразовател вл етс относительно низкое ; быстродействие, св занное с тем, что дес тичный эквивалент граничных разр дов двоичного кода представл етс только положительными числами. Цель изобретени - повьшение быстродействи . Поставленна цель достигаетс тем, что в.преобразователь двоичного кода в двоично-дес тичный, с,одержащий группу двоичных счетчиков, первую группу элементов И, распредели-, тепь импульсов, генератор импульсов , первую группу элементов ИЛИ, элемент задержки, умножитель, группу двоично-дес тичных счетчиков, разр дные выходы которых вл ютс выходами преобразрвател , выход переноса .i-ro двоично-дес тичного счетчика гоуппы ((n-1), где (h+1)-го - число разр дов выходного кода , соединен с первым входом 1-го элемента ИЛИ первой группы, выход которого соединен с входом сложени (i+1)-ro двоично-дес тичного счетчика группы,выход переноса п-го двоично-дес тичного счетчика группы соединен с входом сложени (п+1)-го двоично-дес тичного счетчика группы, выходы распределител импульсов соединены с первыми входами соответствующих элементов И первой группы, выходы которых соединены со счетными входами соответствующих двоичных счетчиков группы, выход j-го () элемента И первой группы .соединен с (j-1)-M входом умножител , выход первого элемента И первой группы соединен с входом сложени первого двоично-дес тичного счет , чика группы, вход сброса распределител импульсов соединен с выходами заема двоичных счетчиков группы,.дополнительно введены первый и второй элементы И, делитель частоты и втора группа элементов ИЛИ, а двоичнодес тичные счетчики группы выполнены реверсивными, причем выход заема (j-1)-го двоично-дес тичного счетчика группы соединен с первым входом (j-1)-го элемента ИЛИ второй группы, выход которого соединен с входом вы читани j -го двоично-дес тичного счетчика группы, выход заема п-го двоично-дес тичного счетчика группы соединен с входом вычитани (гу+1)-го двоично-дес тичного счетчика группы первый и второй выходы умножител соединены с первыми входами первого и второго элементов И соответственно вторые входы которых соединены с вторыми и третьими выходами распределител импульсов, а выходы соединены с вторыми .входами элементов ИЛИ первой группы соответственно, выход второго элемента И через элемент задержки соединен с вторым входом первого элемента ИЛИ второй группы, второй вход второго элемента ИЛИ которой соединен с выходом h-ro эл мента И первой группы, вторые входы элементов ,И которой через, делитель частоты соединены с выходом генератора импульсов и с тактовым входом умножител , информационные входы двоичных счетчиков группы вл ютс информационным входом преобразовате л , вход пуска которого соединен с входом пуска распределител импульсов , второй выход умножител соединен с входом вычитани первого двоично-дес тичного счетчика группы. Умножитель содержит счетчик, эле мент И-НЕ, элемент НЕ, элемент И и элемент ИЛИ, входы которого вл ютс группой входов умножител , а выход элемента ШШ соединен с входом Сброса счетчика, выход старшего раз р да которого через элемент НЕ соед нен с первым входом элемента И, вто рой вход которого вл етс тактовым входом умножител , выходы которого 584 вл ютс выходами элементов И-НЕ и И соответственно, выход элемента И соединен с синхровходом счетчика и первым входом элемента И-НЕ, второй вход которого соединен с выходом младшего разр да счетчиКа. На фиг.1 показана блок-схема пред лагаемого преобразовател , на фиг.2блок-схема умножител . Предлагаемый преобразователь содержит-генератор 1 импульсов, де-; литель 2 частоты, элементы. И 3-5 первой группы, двоичные счетчики 6-8 группы, умножитель 9, элементы И 10 и 11, элемент 12 задержки, рас пределитель 13 импульсов, двоичнодес тичные счетчики 14-17 группы, первую и вторую группы элементов ИЛИ 18 и 19. Умножитель (фиг.2) содержит элемент И-НЕ 20, элемент ИЛИ 21, элемент НЕ 22, тактовый вход 23, входы 24 и 25 умножители, выходы 26 и 27 умножител , (на выходе 26 по вл етс результат умножени на 2, а на выходе 27 - на 4), счетчик 28 и элемент И 29. Преобразователь работает следующим образом. В исходном состо нии в двоичные счетчики 6-8 записан двенадцатираз- р дный двоичный код. По команде Пуск распределитель импульсов подает разрешение на элемент ИЗ, подключенный к двоичному счетчику 6 старшей тетрады, на вход вычитани которой поступает тактова частота от генератора 1 импульсов через делитель 2 импульсов. В момент равенства кода навыходе счетчика нулю на вход распределител 13 импульсов поступает сигнал,-который переключает его и подает разрешение на элемент И 4, отключа тактовые импульсы с входа старшей тетрады. После того, как на выходе счетчика 7 будет код, равный нулю, аналогичным . образом включаетс младша тетрада Двоичного счетчика. Таким образом, на выходе элемента И 3 по вл етс количество иштульсрв соответствующе коду числа, записанному в двоичном счетчике 6 N , на выходе элементов И 4 и И 5 - соответственно число импульсов количество которых соответствует кодам двоичных счетчиков 7 и 8. Дл получени числ в двоично-дес тичном коде на вход последовательного двоично-дес 1ичного счетчика необходимо подать количество импульсов И , -умноженное на 256, число импульсов N , умноженное на 16, и N,- на 1. Умножение числа импульсов на 25 можно осуществить как 256 N 100..1N -10-4N -1 ,.,, Так как веса двоично-дес тичных счетчиков 15-17 соответственно рав ны 100, 10 и 1, то необходимо количество импульсов, умноженное на подать на вход сложени двоичнодес тичного счетчика 15, на вход вычитани подать непосредственно сами импульсы, а на вход вычитани счетчиков 16 и 17 соответственн подаетс Ko}iH4ec,tBo импульсов . N , умноженное на 4. После обнулени двоичного счетчика 6 распределитель импульсов под ключает счетчик 7. На выходе элемен та И 4 до полного обнулени этого счетчика будет Nj импульсов. Умножение числа импульсов N на 16 возможно осуществить следующим образом . 16N2 10-2N2-1-4N2, т.е. на вход сложени счетчика 16 н обходимо подать .количество импульсов N, умноженное на 2, а на вход вычитани счетчика 17 Мл , умноженное на 4. ИмпуЛьсы выходе эле .мента И 5 непосредственно подаютс на вход сложени счетчика 17. Элеме ты И 10 и 12 слзгжат дл коммутации выходов умножител сигналов на входы двоично-дес тичных счетчиков. При опросе счетчика 6 открыт элемен И 10, и умноженные импульсы с выход 27 умножител сигналов 9 поступают вход сложени счетчика 15 и через элемент 12 задержки на вход вычитани счетчика 16. Во врем опроса счетчика 7 элемент И 10 выключен, а включен эле .мент И 11, который коммутирует выход 26 умножител 9 на вход сложени счетчика 16. Умножитель 9 представл ет собой устройство, которое при подаче ча его ВХ.ОД одного импульса ньдает на выходе 27 четыре, а на выходе 26 два импульса, длительность и период следовани которых такие, что они укладываютс за период между входными импульсами о Умножитель работает следующим образом . При поступлении на вход (24 или 25) импульса счетчик сбрасываетс , через элемент НЕ 22 открываетс элемент И 29, и на счетный вход поступают импульсы. При поступлении четвертого импульса ка выходе третьего разр да счетчика 28 по вл етс единица , и элемент И 29 закрываетс . На вьсход 27 пройдут четыре импульса, а через элемент И 20 - каждый нечетный импульс и поэтому на выходе 26 будут два импульса. Распределитель 13 импульсов может быть выполнен по стандартной схеме или на сдвиговом регистре или .на счетчике с дешифратором. .Использу предлагаемое устройство, возможно проводить преобразование двоичных чисел с большим количеством разр дов, Дл преобразовани 16-разр дного кода количества импульсов старшей тетрады необходимо умножить на 4096. Это можно представить в следзтав;ем виде 4096N4 1000-4N4 + 100-1N4-t i, т.е. устройство усложн етс незначительно за счет введени двух допол- , нительных элементов И и одного разр да распределител импульсов. Предлагаемый преобразователь позвол ет существенно повысить скорость преобразовани , так как в известном преобразователе на прибавление числа 256 требуетс 6 импульсов, а в предложенном только 4.The invention relates to computing and can be used in the construction of devices for processing discrete information. A device for converting a binary code into binary, decimal, containing binary and decimal counters, divided into sections, collective schemes for converting the weights of boundary bits of each binary code into the corresponding weighting of decimal bits, AND elements and OR elements, is known. The decoder of the binary counter is C1 3. However, this converter has a large conversion time: which is determined by the time of the sequential conversion of the least significant bits. Closest to the invention of the technical essence and schematic construction. is a binary-to-decimal converter that contains a sequential decade decade counter, binary counters, a pulse distributor, a group of AND elements, a group of OR elements, a multiplier, a delay element, and the OR elements are connected to the higher, middle, and junior inputs. decades of the binary-decimal counter, respectively, the first inputs of the AND elements are connected to the corresponding outputs of the pulse distributor, and the second inputs of the AND elements are connected to the clock pulse generator 2 ;.Lack of the known The converter is relatively low; performance associated with the fact that the decimal equivalent of edge bits of a binary code is represented only by positive numbers. The purpose of the invention is to increase the speed. The goal is achieved by the fact that a binary-to-binary-to-binary converter, c, which is responsible for a group of binary counters, a first group of elements AND, distribution, a pulse, a generator of pulses, a first group of elements OR, a delay element, a multiplier, a group of binary -particular counters, the bit outputs of which are converter outputs, the transfer output .i-ro of the binary-decimal goupp counter ((n-1), where (h + 1) -th is the number of bits of the output code, is connected to the first input of the 1st element OR of the first group, the output of which connected to the input of the addition (i + 1) -ro of the binary-decimal group counter, output of the transfer of the n-th binary-decimal group counter connected to the input of the (n + 1) -th binary-ten group counter, impulse distributor connected to the first inputs of the corresponding elements AND of the first group, the outputs of which are connected to the counting inputs of the corresponding binary counters of the group, the output of the j-th () element AND of the first group is connected to the (j-1) -M input of the multiplier, the output of the first element AND of the first group connected to the input of the addition of the first two primary decimal group, the reset input of the pulse distributor is connected to the borrowings of the binary counters of the group, the first and second elements AND, the frequency divider and the second group of elements OR are additionally introduced, and the output of the loan ( The j-1) -th binary-decimal group counter is connected to the first input of the (j-1) -th element OR of the second group, the output of which is connected to the input of the j-th binary-decimal group counter, the output of the nth th loan. binary counter ppy connected to the input of the subtraction (gu + 1) -th binary-decimal group counter the first and second outputs of the multiplier are connected to the first inputs of the first and second elements And respectively the second inputs of which are connected to the second and third outputs of the pulse distributor, and the outputs are connected to the second the inputs of the OR elements of the first group, respectively, the output of the second element AND through the delay element connected to the second input of the first element OR of the second group, the second input of the second element OR of which is connected to the output of the h-ro element AND the first group, the second inputs of the elements, and through which, the frequency divider is connected to the output of the pulse generator and the clock input of the multiplier, the information inputs of the binary group counters are information input of the converter, the start input of which is connected to the start input of the pulse distributor, the second output of the multiplier is connected with the input of the subtraction of the first binary-decimal group counter. The multiplier contains a counter, the element AND NONE, the element NOT, the element AND and the element OR, whose inputs are a group of inputs of the multiplier, and the output of the element SH is connected to the Reset input of the counter, the output of the highest bit of which is not connected to the first the input of the AND element, the second input of which is the clock input of the multiplier, whose outputs 584 are the outputs of the AND-NOT and AND elements, respectively, the output of the AND element is connected to the synchronous input of the counter and the first input of the AND-NOT element, the second input of which is connected to the output of the lower score yes chiKa. FIG. 1 shows a block diagram of a proposed converter, FIG. 2 is a block diagram of a multiplier. The proposed Converter contains a pulse generator 1, de; 2 frequencies, elements. And 3-5 of the first group, binary counters of 6-8 groups, multiplier 9, elements of AND 10 and 11, delay element 12, distributor of 13 pulses, binary partition counters 14-17 of the group, first and second groups of elements OR 18 and 19. The multiplier (FIG. 2) contains the element AND-NOT 20, the element OR 21, the element NOT 22, the clock input 23, the inputs 24 and 25 multipliers, the outputs 26 and 27 of the multiplier, (the output 26 shows the result of multiplying by 2, and output 27 - 4), the counter 28 and the element And 29. The converter operates as follows. In the initial state, a twelve-bit binary code is written into binary counters 6–8. On the Start command, the pulse distributor supplies a resolution to the IZ element connected to the binary counter 6 of the highest tetrad, the input of the subtraction of which receives the clock frequency from the pulse generator 1 through a divider 2 pulses. At the moment of equality of the code on the output of the counter to zero, the input of the distributor 13 pulses receives a signal, which switches it and gives permission to the AND 4 element, disconnecting the clock pulses from the input of the high tetrad. After the output of the counter 7 is a code equal to zero, the same. the way the junior tetrad of the binary counter is turned on. Thus, at the output of element 3, the number of signals corresponding to the number code recorded in the binary counter 6 N appears, at the output of elements 4 and 5, respectively, the number of pulses whose number corresponds to the codes of binary counters 7 and 8. To obtain the numbers in the binary-decimal code to the input of the serial binary-ten primary counter must be submitted the number of pulses AND multiplied by 256, the number of pulses N multiplied by 16, and N, by 1. Multiplying the number of pulses by 25 can be done as 256 N 100 ..1N -10-4N -1,. ,, Since we and the binary-decimal counters 15-17 are equal to 100, 10 and 1, respectively, then the number of pulses, multiplied by submit to the input of the addition of the binary single-counter counter 15, must be sent to the subtraction input directly to the pulses themselves, and to the subtraction input of counters 16 and 17 respectively, Ko} iH4ec, tBo pulses are applied. N multiplied by 4. After the binary counter 6 is zeroed, the pulse distributor switches on the counter 7. At the output of the AND 4 element until this counter is zeroed, there will be Nj pulses. It is possible to multiply the number of pulses N by 16 as follows. 16N2 10-2N2-1-4N2, i.e. The totalizer input N is multiplied by 2, and the subtraction input is 17 Ml, multiplied by 4. The outputs of the And 5 output are directly fed to the addition input of the counter 17. Elements 10 and 12 are used to switch the outputs of the signal multiplier to the inputs of binary decimal counters. When polling counter 6, element 10 is opened, and the multiplied pulses from output 27 of signal multiplier 9 receive the input of counter 15 and, through delay element 12, the input of subtraction of counter 16. During the interrogation of counter 7, element 10 is turned off and element AND 11, which commutes the output 26 of the multiplier 9 to the addition input of counter 16. The multiplier 9 is a device that, when its I / O drive is applied, one pulse at output 27 is four, and at output 26 there are two pulses, the duration and period of which that they fit over feathers od between input pulses on the multiplier works as follows. When a pulse arrives at the input (24 or 25), the counter is reset, the element 29 opens through the element NOT 22, and the pulses arrive at the counting input. When the fourth pulse arrives, a third appears at the output of the third bit of the counter 28, and the AND element 29 closes. Four impulses will pass through exit 27, and each odd impulse will pass through AND 20, and therefore at exit 26 there will be two impulses. The distributor 13 pulses can be performed according to a standard scheme or on a shift register or on a counter with a decoder. Using the proposed device, it is possible to convert binary numbers with a large number of bits. To convert the 16-bit code of the number of pulses of the highest tetrad, it is necessary to multiply by 4096. This can be represented in the following; I like 4096N4 1000-4N4 + 100-1N4-ti i.e. the device is complicated slightly due to the introduction of two additional elements AND and one bit of the pulse distributor. The proposed converter makes it possible to significantly increase the conversion speed, since in a known converter, the addition of the number 256 requires 6 pulses, and in the proposed only 4.
Входнейг одInput One