Claims (2)
20 задержками распространени в полусумматорах по модулю два в генераторе псевдослучайной последова-, тельности, она сущеетвеино меньше мак3 симальной тактовой частоты регистра сдвига, быстродействие которого зависит только от быстродействи испол зуемых D-триггеров и определ ет потенциально достижимую максимальную тактовую частоту в таком устройстве. Целью насто щего изобретени вл етс повышение быстродействи путем увеличени максимальной, тактовой частоты. Поставленна цель достигаетс тем что в дискретный согласованный фильт содержащий генератор тактовых импуль сов, выход которого через формирователь пачки импульсов, элемент ИЛИ и регистр сдвига соединен с коммутатором , выход которого подключен к вх ду регистра сдвига, второй вход ИЛИ соединен с выходом генератора тапктовых импульсов, второй вход формирова тел пачки импульсов подключен ко вх ду коммутатора и через дешифратор - к выходу регистра многочлена задержки и к установочным входам основного генератора псевдослучайной последова тельности, выход коммутатора соединен со входом сумматора, дополнитель но-введены последовательно соединенные генератор псевдослучайной последовательности , полусумматор, первый и второй D-триггеры, вторые BxdflM D-триггеров объединены и подключены к тактовым входам основного и дополнительного генераторов псевдослучайной последовательности, второй вход полусумматора соединен с выходом основного генератора псевдослучайной последовательности, выход первого D-триггера подключен к первому входу сумматора и разр дным входам основного генератора псевдослучайной последовательности, выход второго D-триггера подключен к разр дным входам дополнительного генератора псевдослучайной последовательности, установочные входы которого соединены с выходами регистра многочлена задержки. На чертеже показан предлагаемый фильтр. Дискретный согласованный фильтр содержит генератор 1 тактовых импул сов, формирователь 2 пачки импульсов элемент 3 ИЛИ, регистр 4 сдвига, ком мутатор 5, дешифратор 6, сумматор 7, регистр 8 многочлена задержки, основ ной и дополнительный генераторы 9, 10 псевдослучайной последовательности , полусумматор 11, D-триггеры 12,1 4 Генераторы 9, 10 состо т из соединенных последовательно сумматоров по модулю два и D-триггеров. Работу устройства можно разделить на два режима: запись символа входной последовательности и сравнение кодового состо ни регистра 4 сдвига с опорной последовательностью. Каждый тактовый импульс с генераTopia 1 тактовых импульсов записывает 1 или О входной последовательности и производит операцию сдвига (в этот момент обратна св зь регистра 4 отключена), а затем запускает формирователь 2 лачки импульсов. На этом режим записи символа заканчиваетс . Далее импульсы с формировател 2 пачки импульсов поступают на тактовые входы регистра 4 сдвига, генераторов 9, 10 и синхронно запускают их. При этом регистр 4 сдвига работает в кольцевом режиме, а количество импульсов в пачке равно количеству символов в опорной последовательности и количеству разр дов в регистре 4 сдвига Частота следовани импуль- сов в пачке должна быть больше N fr,. где ТТУ, - частота тактовых импульсов генератора 1 тактовых импульсов. В результате на выходе регистра 4 сдвига через коммутатЪр 5 будет действовать последовательность символов , записанна в регистре 4 сдвига, т.е. входна , а на выходе D-триггера 12 - опорна последовательность. Количество совпадающих символов подсчитьшает сумматор 7 и при необходимом количестве последних на его выходе формируетс сигнал. Режим сравнени заканчиваетс к очередному тактовому импульсу, который запишет следующий символ и вновь запустит, формирователь 2 пачки импульсов . Таким образом, на каждом тактовом импульсе происходит запись одного символа и сравнение записанной входной последовательности с опорной последовательностью . Генераторы 9, 10 в режиме сравнени работают следующим образом. В исходном положении D-триггеры генераторов 9, 10 и D-триггер 12 наод тс в одном из 2 - I состо ний (N М t L, где Н и L число D-триггеов генераторов 9, 10). Состо ние 0...О вл етс запрещенным. С по вением тактирующего фронта импульса а тактовом входе D-триггеров генераторов 9, 10 и D-триггера 12 они переход т с задержкой Т в состо ние определенное логическим управл ющим потенциалом, действующим в этот момент на соединенном с ним выходе полусумматоров генераторов 9, 10 и полусумматора 11. Этот логический управл ющий потенциал вл етс задержанным на врем распространени сигнала в этих полусумматорах резуль татом сложени логических уровней сигналов на выходах D-триггеров, под ключенных ко входам этих полусуммато ров . При выполнении услови Т-р i -5- где f - частота следовани импульсов на тактовых входах генераторов 9, 10, D-триггер 13 переходит в состо ние , в котором находилс D-триггер 1 2 перед поступлением -этого, тактирующего фронта. С по влением следующего тактирующего фронта переходные процессы в генераторах 9, 10 повтор ютс . Закон формировани псевдослучайной последовательности импульсов (структура кода и длина псевдослучайной последовательности) задаетс многочленом задержки, который устанавливаетс сигналом и хранитс в регистре 8 многочлена задерж ки. Он представл ет собой параллельный потенциальный код, управл ющий включением полусумматоров, в генерато рах 9., 10 и устанавливающий темсамым длину и закон формировани псевдослучайной последовательности. Управл ющие входы полусумматоров генераторов 9j 10 служат дл запрещени воздействи сигналов с формирующего Бхода на выходной сигнал соответствующего полусумматора, который в это случае работает как повторитель сигналов , поступающих по его второму вх ду. При выполнении условий 1/f D-T+t c 2/fr D-триггеры реагируют на изменение сигналов по входам соответствующих полусумматоров с задержкой на один такт и последовательность импульсов па выходе D-триггера 12 формируетс по следующему закону (сложение выпол н етс по модулю два); х.0(.,.0+...+ а, aoD;).x,(N)x..... х О D(N-0-x.,j .N - нечетное, N-1 - четное. и т.д., - логический потенциал на выходе генераторов 9, 10 после окончани i-го тактового импульса , а 0,1} -логический уровень на k-OM выходе регистра многочлена задержки 8; оХ , х.| - формальна запись задержки состо ни X на k тактов; D(N) - многочлен задержки. Соотношени (l) и (2) показывают, что предлагаемое устройство позвол ет увеличить максимальную рабочую тактовую частоту в режиме сравнени . до значени , равного максимальной тактовой частоте регистра 4 сдвига, и обеспечивает все законы формировани псевдослучайной последовательности, достижимые в изобретении. Изменение длины опорной последовательности влечет за собой соответствующее изменение разр дности регистра 4 сдвига и количества импульсов в.пачке формировател 2. Эту операцию выполн ет депшфратор 6, вькодной сигнал которого в зависимости от кода регистра 8 многочлена задержки коммутирует выходы регистра 4 сдвига и устанавливает количество импульсов в пачке формировател 20 propagation delays in semi-modulators modulo two in a pseudo-random sequence generator, it is less than the maximum clock frequency of the shift register, whose speed depends only on the speed of the D-triggers used and determines the maximum attainable maximum clock frequency in such a device. The purpose of the present invention is to increase speed by increasing the maximum clock frequency. The goal is achieved by the fact that in a discrete matched filter containing a clock pulse generator, the output of which is through the pulse builder, the OR element and the shift register is connected to a switch, the output of which is connected to the input of the shift register, the second input OR is connected to the output of the tagging pulse generator, the second input of the pulse burst body form is connected to the switch input and through the decoder to the output of the register of the delay polynomial and to the installation inputs of the main pseudo-random sequence generator the output of the switch is connected to the input of the adder, additional pseudo-random sequence generator connected in series, a half adder, the first and second D-triggers, the second BxdflM D-triggers are combined and connected to the clock inputs of the main and additional pseudo-random sequence generators, the second input of the semi -matter connected to the output of the main pseudo-random sequence generator, the output of the first D-flip-flop is connected to the first input of the adder and the bit inputs of the main a pseudorandom sequence generator, the output of the second D-flip-flop is connected to the discharge dnym additional inputs of pseudorandom sequence generator, the installation whose inputs are connected to outputs of the delay polynomial register. The drawing shows the proposed filter. The discrete matched filter contains a generator of 1 clock pulses, a shaper 2 bursts of pulses element 3 OR, a shift register 4, a switch 5, a decoder 6, an adder 7, a register 8 of the delay polynomial, a main and additional generators 9, 10 of a pseudo-random sequence, a half-adder 11 , D-flip-flops 12.1 4 Generators 9, 10 consist of modulo-two adders connected in series and D-flip-flops. The operation of the device can be divided into two modes: recording the character of the input sequence and comparing the code state of the shift register 4 with the reference sequence. Each clock pulse from a clock-pulse generator of Topia 1 records 1 or O of the input sequence and performs a shift operation (at this moment, the feedback of register 4 is disabled) and then starts the shaper of 2 pulses of pulses. This is where the character recording mode ends. Next, the pulses from the imager 2 bursts of pulses arrive at the clock inputs of the shift register 4, the generators 9, 10 and synchronously start them. In this case, the shift register 4 operates in a ring mode, and the number of pulses in a burst is equal to the number of characters in the reference sequence and the number of bits in shift register 4. The pulse frequency in the burst must be greater than N fr ,. where TTU, is the frequency of the clock pulses of the generator 1 clock pulses. As a result, at the output of the shift register 4 via commutator 5, the sequence of characters written in shift register 4 will act, i.e. input, and the output of the D-flip-flop 12 - reference sequence. The number of matching symbols is calculated by adder 7, and with the required number of the latter, a signal is generated at its output. The compare mode ends with the next clock pulse, which will write the next character and restart, shaper 2 bursts of pulses. Thus, at each clock pulse, one character is recorded and the recorded input sequence is compared with the reference sequence. The generators 9, 10 in the comparison mode operate as follows. In the initial position, the D-triggers of the generators 9, 10 and D-trigger 12 are at the same time in one of the 2 - I states (N M t L, where H and L are the D-triggers of the generators 9, 10). The 0 ... O state is prohibited. With the advent of the clock pulse and the clock input of the D-flip-flops of the generators 9, 10 and D-flip-flop 12, they go with a delay T to the state determined by the logical control potential acting at that moment on the output of the half summators of the generators 9, 10 connected to it and half adder 11. This logical control potential is delayed by the signal propagation time in these half adders as a result of the addition of logical signal levels at the outputs of D-flip-flops connected to the inputs of these half adders. When the condition is Tp-i-5, where f is the pulse frequency at the clock inputs of the generators 9, 10, the D-flip-flop 13 goes into the state in which the D-flip-flop 1 2 was in front of the entering this clock edge. With the appearance of the next clock edge, the transients in the oscillators 9, 10 are repeated. The law of the formation of a pseudo-random sequence of pulses (the structure of the code and the length of the pseudo-random sequence) is determined by the delay polynomial, which is set by the signal and stored in the register 8 of the delay polynomial. It is a parallel potential code that controls the inclusion of half adders in generators 9., 10 and establishes the length and the law of the formation of a pseudo-random sequence. The control inputs of the half-summers of the generators 9j 10 serve to prohibit the effect of the signals from the forming Watch to the output signal of the corresponding half-adder, which in this case works as a repeater of the signals arriving at its second input. When the 1 / f D-T + tc 2 / fr conditions are met, the D-flip-flops respond to signal changes at the inputs of the respective half-adders with a delay of one cycle and a sequence of pulses on the output of the D-flip-flop 12 formed according to the following law (the addition is modulo two); x.0 (.,. 0 + ... + a, aoD;). x, (N) x ..... x O D (N-0-x., j .N - odd, N-1 - even, etc., is the logical potential at the output of the generators 9, 10 after the end of the i-th clock pulse, and 0.1} is the logical level at the k-OM output of the delay polynomial register 8, oX, x | - formally recording the delay of the state X by k clock cycles; D (N) is the delay polynomial. Relationships (l) and (2) show that the proposed device allows the maximum operating clock frequency to be increased in the compare mode to a value equal to the maximum register clock frequency 4 shift, and provides all the laws of formir pseudo-random sequence, achievable in the invention. Changing the length of the reference sequence entails a corresponding change in the shift register 4 and the number of pulses in the driver of the driver 2. This operation is performed by the deprafrator 6, the output signal of which, depending on the register code of the delay polynomial, switches the outputs of the register 4 shift and sets the number of pulses in the bundle shaper
2. В генераторах 9, 10 в качестве полусумматоров по модулю два могут быть использованы элементы, быстродействие которых меньше быстродействи D-триггеров, что позвол ет добитьс увеличени максимальной тактовой частоты при одновременном уменьшении энергопотреблени устройства. Таким образом, в предложенном устройстве по сравнению с известным достигаетс бодее высокое быстродействие . Формула изобретени Дискретный согласованный фильтр по авт, св. № 522547, отличающийс тем, что, с целью повышени быстродействи путем увеличени MaKCHManbHoii тактовой частоты, в него дополнительно введены последовательно соединенные генератор псевдослучайной последовательности, полусумматор, первый и второй О-трнггеры, вторые входы D-триггеров объединены и подключены к тактовым входам основного и дополнительного генераторов псевдо7--8 случайной последовательности, второй вход полусумматора соединен с выходом основного генератора псевдослучайной последовательности, выход первого О-триггера подключен к первому входу сумматору и разр дным входам основного генератора псевдослучайной последовательности, выход второго О-триггера подключен к разр дным входам дополнительного генератора псевдослучайной последовательности, установочные входы которого соединены с выходами регистра многочлена задержки . Источники информации, прин тые во внимание при экспертизе 1 . Авторское свидетельство СССР 5225А7, кл. Н. 04 В 3/40, 1975.2. In generators 9, 10, elements that have a slower D-trigger speed can be used as half modifiers modulo two, which allows an increase in the maximum clock frequency while reducing the power consumption of the device. Thus, in the proposed device, in comparison with the known one, a high speed is achieved. Claims of the invention Discrete matched filter according to ed. No. 522547, characterized in that, in order to improve speed by increasing the MaKCHManbHoii clock frequency, serially connected pseudo-random sequence generator, half-adder, first and second O-trngers, the second inputs of D-flip-flops are combined and connected to clock inputs of the main and additional pseudo-7--8 random sequence generators, the second input of the half-adder is connected to the output of the main pseudo-random sequence generator, the output of the first O-flip-flop is connected n to a first input of the adder inputs and discharging dnym main pseudorandom sequence generator, the output of the second O-flop is connected to the discharge dnym additional inputs of pseudorandom sequence generator, the installation whose inputs are connected to outputs of the delay polynomial register. Sources of information taken into account during the examination 1. USSR author's certificate 5225A7, cl. N. 04B 3/40, 1975.