RU2589404C2 - Discrete matched filter - Google Patents
Discrete matched filter Download PDFInfo
- Publication number
- RU2589404C2 RU2589404C2 RU2014145710/08A RU2014145710A RU2589404C2 RU 2589404 C2 RU2589404 C2 RU 2589404C2 RU 2014145710/08 A RU2014145710/08 A RU 2014145710/08A RU 2014145710 A RU2014145710 A RU 2014145710A RU 2589404 C2 RU2589404 C2 RU 2589404C2
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- inputs
- clock
- multiplexer
- Prior art date
Links
Images
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Description
Изобретение относится к технике цифровой связи и сигнализации и может быть использовано для квазиоптимального асинхронного приема сообщений.The invention relates to techniques for digital communication and signaling and can be used for quasi-optimal asynchronous reception of messages.
Известно устройство тактовой синхронизации дискретного согласованного фильтра (патент Российской Федерации №2218668, МПК6 H03L 7/06), обеспечивающее, за счет введения кольца фазовой автоподстройки внутреннего тактового генератора, повышение среднего значения сигнал/помеха.A device for the clock synchronization of a discrete matched filter (patent of the Russian Federation No. 2218668, IPC 6 H03L 7/06) is provided, which, by introducing a phase-locked loop of the internal clock, increases the average signal / noise.
Недостатком данного устройства является неустойчивая работа системы автоподстройки при малых отношениях сигнал/шум на входе дискретного согласованного фильтра, а также при определенных исходных фазовых соотношениях входного сигнала и внутреннего тактового генератора.The disadvantage of this device is the unstable operation of the auto-tuning system for small signal-to-noise ratios at the input of a discrete matched filter, as well as for certain initial phase ratios of the input signal and internal clock.
Известен двухканальный дискретный согласованный фильтр (патент Российской Федерации №2310978, МПК6 H03H 17/00), обеспечивающий асинхронный прием кодовых последовательностей на видеочастоте по каналу с минимальным фазовым сдвигом символов сигнала и интервалов их обработки.Known two-channel discrete matched filter (patent of the Russian Federation No. 2310978, IPC 6
Недостатком данного фильтра является недостаточная чувствительность для наихудших фазовых соотношений входного сигнала и внутреннего тактового генератора, когда для принятия решения используется только половина энергии сигнала.The disadvantage of this filter is the lack of sensitivity for the worst phase relationships of the input signal and the internal clock, when only half the signal energy is used to make a decision.
Наиболее близким по технической сущности к заявляемому изобретению является выбранный в качестве прототипа многоканальный дискретный согласованный фильтр (Быков Ю.Н., Дудко В.К., Сизов А.С. Оценка помехоустойчивости системы телеуправления с обработкой сигналов многоканальным дискретным согласованным фильтром // Телекоммуникации. 2008. №10. С. 29-33), обеспечивающий асинхронный прием кодовых последовательностей, близкий к оптимальному.The closest in technical essence to the claimed invention is a multi-channel discrete matched filter selected as a prototype (Bykov Yu.N., Dudko V.K., Sizov A.S. Evaluation of noise immunity of a telecontrol system with signal processing with a multi-channel discrete matched filter // Telecommunications. 2008. No. 10. P. 29-33), providing asynchronous reception of code sequences, close to optimal.
Недостатком многоканального дискретного согласованного фильтра является повышенная сложность конструкции, что определяет практическую непригодность его применения в мобильных устройствах для обработки сигналов с большой базой.The disadvantage of a multi-channel discrete matched filter is the increased design complexity, which determines the practical unsuitability of its use in mobile devices for processing signals with a large base.
Целью изобретения является упрощение конструкции дискретного согласованного фильтра для обработки кодовых последовательностей с большой базой за счет использования только одного канала свертки и реализации функции его адаптивного тактирования в зависимости от фазовых соотношений входного сигнала и внутреннего тактового генератора.The aim of the invention is to simplify the design of a discrete matched filter for processing code sequences with a large base by using only one convolution channel and implementing the function of its adaptive clocking depending on the phase relations of the input signal and the internal clock.
Цель достигается тем, что в известный дискретный согласованный фильтр, содержащий последовательно соединенные первый компаратор, n-разрядный регистр сдвига, весовой сумматор и пороговое устройство, формирователь тактовых импульсов, три соединенных по входу интегратора с малым значением постоянной времени, ключ сброса и ключ фиксации, согласно изобретению введены первый и второй мультиплексоры, последовательно соединенные буферный усилитель и инвертор, демультиплексор, три интегратора с большим значением постоянной времени, три компаратора и устройство выбора интервала тактирования регистра сдвига, причем выход общего тактирования формирователя тактовых импульсов соединен с тактовыми входами регистра сдвига и устройства выбора интервала тактирования, выход разрешения тактирования формирователя тактовых импульсов соединен с одноименным входом устройства выбора интервала тактирования, адресные выходы формирователя тактовых импульсов соединены с одноименными входами первого мультиплексора, демультиплексора и устройства выбора интервала тактирования, а выходы управления ключами формирователя тактовых импульсов соединены со входами управления соответствующих ключей сброса и фиксации, выходы первого, второго и третьего интеграторов с малым значением постоянной времени соединены с соответствующими сигнальными входами первого мультиплексора, выход которого соединен с входами первого компаратора, ключа сброса и буферного усилителя, выходы буферного усилителя и инвертора соединены с первым и вторым сигнальными входами второго мультиплексора соответственно, выход ключа сброса соединен со средней точкой питания, адресный вход второго мультиплексора соединен с выходом первого компаратора, а выход - со входом ключа фиксации, выход ключа фиксации соединен со входом демультиплексора, первый, второй и третий информационные выходы которого соединены со входами четвертого, пятого и шестого интеграторов с большим значением постоянной времени соответственно, выход четвертого интегратора соединен с прямыми входами второго и третьего компараторов, выход пятого интегратора соединен с инверсным входом второго компаратора и прямым входом четвертого компаратора, выход шестого интегратора соединен с инверсными входами третьего и четвертого компараторов, выходы второго, третьего и четвертого компараторов соединены соответственно с первым, вторым и третьим информационными входами устройства выбора интервала тактирования, выход которого соединен с входом разрешения тактирования регистра сдвига.The goal is achieved by the fact that in a well-known discrete matched filter containing a first comparator, an n-bit shift register, a weight adder and a threshold device, a pulse shaper, three connected at the input of the integrator with a small value of the time constant, a reset key and a latch key, according to the invention, the first and second multiplexers are introduced, a buffer amplifier and an inverter connected in series, a demultiplexer, three integrators with a large value of the time constant, three computers a rotator and a device for selecting a clock interval of a shift register, wherein the output of a common clock of a clock shaper is connected to the clock inputs of a shift register and a device for selecting a clock interval, a clock enable output of a clock shaper is connected to the input of a clock interval selection device of the same name, the address outputs of a clock shaper are connected to the same inputs of the first multiplexer, demultiplexer and device for selecting the clock interval, and the output the control keys of the pulse shaper are connected to the control inputs of the corresponding reset and latch keys, the outputs of the first, second and third integrators with a small value of the time constant are connected to the corresponding signal inputs of the first multiplexer, the output of which is connected to the inputs of the first comparator, reset key, and buffer amplifier, the outputs the buffer amplifier and inverter are connected to the first and second signal inputs of the second multiplexer, respectively, the output of the reset key is connected to a single power point, the address input of the second multiplexer is connected to the output of the first comparator, and the output to the input of the latch key, the output of the latch key is connected to the input of the demultiplexer, the first, second, and third information outputs of which are connected to the inputs of the fourth, fifth, and sixth integrators with a large value the time constant, respectively, the output of the fourth integrator is connected to the direct inputs of the second and third comparators, the output of the fifth integrator is connected to the inverse input of the second comparator and direct input by the fourth comparator, the output of the sixth integrator is connected to the inverse inputs of the third and fourth comparators, the outputs of the second, third, and fourth comparators are connected respectively to the first, second, and third information inputs of the clock interval selection device, the output of which is connected to the shift register enable input.
Устройство выбора интервала тактирования содержит семь логических элементов 2И, у второго из которых первый вход является инверсным, логические элементы 2ИЛИ-НЕ, 2ИЛИ и 3ИЛИ, два логических элемента 3ИЛИ-НЕ, три реверсивных сдвиговых регистра, четыре D-триггера и мультиплексор, причем первый вход первого элемента 2И соединен с инверсным входом второго элемента 2И и является первым информационным входом устройства выбора интервала тактирования, второй вход первого элемента 2И соединен с первым входом элемента 2ИЛИ-НЕ и является вторым информационным входом устройства выбора интервала тактирования, прямой вход второго элемента 2И соединен со вторым входом элемента 2ИЛИ-НЕ и является третьим информационным входом устройства выбора интервала тактирования, выходы первого и второго элементов 2И и элемента 2ИЛИ-НЕ соединены соответственно с входами управления направлением сдвига первого, второго и третьего реверсивных сдвиговых регистров, информационные входы для сдвига вправо которых соединены с уровнем логической единицы, а информационные входы для сдвига влево - с уровнем логического нуля, тактовые входы регистров объединены между собой и с тактовыми входами D-триггеров и являются тактовым входом устройства выбора интервала тактирования, выход старшего разряда первого регистра соединен с D-входом первого триггера и первыми входами третьего элемента 2И и элемента 3ИЛИ, выход старшего разряда второго регистра соединен с D-входом второго триггера и вторыми входами четвертого элемента 2И и элемента 3ИЛИ, выход старшего разряда третьего регистра соединен с D-входом третьего триггера, вторым входом пятого элемента 2И и третьим входом элемента 3ИЛИ, выход первого D-триггера соединен с входом сброса первого регистра, первым входом четвертого элемента 2И, третьим входом первого элемента 3ИЛИ-НЕ и вторым входом элемента 2ИЛИ, выход второго D-триггера соединен с входом сброса второго регистра, первым входом пятого элемента 2И, вторым входом первого элемента 3ИЛИ-НЕ и вторым информационным входом мультиплексора, выход третьего D-триггера соединен с входом сброса третьего регистра, вторым входом третьего элемента И, первым входом первого элемента 3ИЛИ-НЕ и третьим информационным входом мультиплексора, выходы третьего, четвертого и пятого элементов 2И соединены соответственно с первым, вторым и третьим входами второго элемента 3ИЛИ-НЕ, выход которого соединен с D-входом четвертого триггера, выход первого элемента 3ИЛИ-НЕ соединен с первым входом элемента 2ИЛИ, выход которого соединен с первым информационным входом мультиплексора, вход выбора и адресные входы мультиплексора являются входами разрешения тактирования и адресными входами устройства выбора интервала тактирования соответственно, выход мультиплексора соединен с входом разрешения тактирования четвертого триггера и вторыми входами шестого и седьмого элементов 2И, выход элемента 3ИЛИ соединен с первым входом седьмого элемента 2И, выход которого соединен со входами разрешения тактирования первого, второго и третьего триггеров, выход четвертого триггера соединен с первым входом шестого элемента 2И, выход которого соединен с входами разрешения тактирования регистров и является выходом устройства выбора интервала тактирования.The clock interval selection device contains seven logical elements 2I, the second of which the first input is inverse, logical elements 2OR, NOT, 2OR, and 3OR, two logic elements 3OR, NOT, three reverse shift registers, four D-flip-flops and a multiplexer, the first the input of the first element 2I is connected to the inverse input of the second element 2I and is the first information input of the device for selecting the clock interval, the second input of the first element 2I is connected to the first input of the
Сопоставительный анализ технического решения с устройством, выбранным в качестве прототипа, показывает, что новизна технического решения заключается в ведении в заявленное устройство новых схемных элементов: двух мультиплексоров, буферного усилителя, инвертора, демультиплексора, трех интеграторов, трех компараторов и устройства выбора интервала тактирования.A comparative analysis of the technical solution with the device selected as a prototype shows that the novelty of the technical solution consists in introducing new circuit elements into the claimed device: two multiplexers, a buffer amplifier, an inverter, a demultiplexer, three integrators, three comparators and a clock interval selection device.
Таким образом, заявляемое техническое решение соответствует критерию изобретения «новизна».Thus, the claimed technical solution meets the criteria of the invention of "novelty."
Анализ известных технических решений в исследуемой и смежных областях позволяет сделать вывод о том, что введенные функциональные узлы известны. Однако введение их в дискретный согласованный фильтр с указанными связями придает этому устройству новые свойства. Введенные функциональные узлы взаимодействуют таким образом, что позволяют упростить аппаратную реализацию дискретного согласованного фильтра при сохранении высокой помехоустойчивости приема информации.Analysis of known technical solutions in the studied and related fields allows us to conclude that the introduced functional units are known. However, their introduction into a discrete matched filter with the indicated relationships gives this device new properties. The introduced functional units interact in such a way that they simplify the hardware implementation of a discrete matched filter while maintaining high noise immunity of receiving information.
Таким образом, техническое решение соответствует критерию "изобретательский уровень", т.к. оно для специалиста явным образом не следует из уровня техники.Thus, the technical solution meets the criterion of "inventive step", because it does not explicitly follow from the prior art for a specialist.
Изобретение может быть использовано для квазиоптимального приема кодовых последовательностей в мобильных устройствах цифровой связи и сигнализации.The invention can be used for quasi-optimal reception of code sequences in mobile digital communication and signaling devices.
Таким образом, изобретение соответствует критерию "промышленная применимость".Thus, the invention meets the criterion of "industrial applicability".
На фиг. 1 представлена структурная блок-схема дискретного согласованного фильтра,In FIG. 1 is a structural block diagram of a discrete matched filter,
на фиг. 2 - структурная блок-схема устройства выбора интервала тактирования,in FIG. 2 is a structural block diagram of a timing interval selection device,
на фиг. 3-5 - временные диаграммы функционирования дискретного согласованного фильтра.in FIG. 3-5 are timing diagrams of a discrete matched filter.
Дискретный согласованный фильтр (фиг. 1) содержит: компаратор с порогом срабатывания по среднему уровню 1, n-разрядный регистр сдвига 2, весовой сумматор 3, пороговое устройство 4, формирователь тактовых импульсов 5, три интегратора 6-8, значения постоянных времени которых согласованы с длительностью элемента сигнала, ключ сброса 9, ключ фиксации 10, мультиплексоры 11 и 12, буферный усилитель 13 и инвертор 14, демультиплексор 15, три интегратора с большим значением постоянной времени 16-18, три компаратора 19-21 и устройство выбора интервала тактирования регистра сдвига 22, причем выход компаратора 1 соединен с адресным входом А мультиплексора 12 и с D-входом регистра сдвига 2, выходы которого соединены с последовательно соединенными весовой матрицей 3 и пороговым устройством 4, выход порогового устройства 4 является выходом дискретного согласованного фильтра, входы интеграторов 6-8 объединены и являются входом дискретного согласованного фильтра, а выходы интеграторов 6-8 соединены с информационными входами D1, D2 и D3 мультиплексора 11 соответственно, выход мультиплексора 11 соединен со входами компаратора 1, ключа сброса 9 и буферного усилителя 13, выход которого соединен с информационным входом D1 мультиплексора 12 и входом инвертора 14, выход инвертора 14 соединен с информационным входом D2 мультиплексора 12, выход которого соединен со входом ключа фиксации 10, входы управления ключей сброса 9 и фиксации 10 соединены с выходами Qk1 и Qk2 формирователя тактовых импульсов 5 соответственно, выход ключа сброса 9 соединен со средней точкой питания дискретного согласованного фильтра, выход ключа фиксации 10 соединен с информационным входом D демультиплексора 15, выходы Q1, Q2 и Q3 которого соединены с входами интеграторов 16, 17 и 18 соответственно, выход интегратора 16 соединен с прямыми входами компараторов 19 и 20, выход интегратора 17 соединен с инверсным входом компаратора 19 и прямым входом компаратора 21, выход интегратора 18 соединен с инверсными входами компараторов 20 и 21, выходы компараторов 19-21 соединены с информационными входами D1, D2 и D3 устройства выбора интервала тактирования 22 соответственно, выход которого соединен с входом разрешения тактирования CE регистра сдвига 2, тактовые входы C регистра сдвига 2 и устройства выбора интервала тактирования 22 объединены и соединены с выходом тактирования QC формирователя тактовых импульсов 5, выход разрешения тактирования QCE которого соединен с входом разрешения тактирования CE устройства выбора интервала тактирования 22, адресные входы A мультиплексора 11, демультиплексора 15 и устройства выбора интервала тактирования 22 объединены с соответствующими адресными выходами QA формирователя тактовых импульсов 5.The discrete matched filter (Fig. 1) contains: a comparator with an average threshold 1, an n-bit shift register 2, a weight adder 3, a threshold device 4, a clock shaper 5, three integrators 6-8, the values of which time constants are matched with the duration of the signal element, a reset key 9, a latch key 10, multiplexers 11 and 12, a buffer amplifier 13 and an inverter 14, a demultiplexer 15, three integrators with a large value of the time constant 16-18, three comparators 19-21 and a device for selecting the clock interval p shift bias 22, wherein the output of comparator 1 is connected to the address input A of multiplexer 12 and to the D-input of shift register 2, the outputs of which are connected to the weight matrix 3 and threshold device 4 in series, the output of threshold device 4 is the output of a discrete matched filter, integrator inputs 6-8 are combined and are the input of a discrete matched filter, and the outputs of the integrators 6-8 are connected to the information inputs D 1 , D 2 and D 3 of the multiplexer 11, respectively, the output of the multiplexer 11 is connected to the inputs to omparator 1, reset key 9 and buffer amplifier 13, the output of which is connected to the information input D 1 of the multiplexer 12 and the input of the inverter 14, the output of the inverter 14 is connected to the information input D 2 of the multiplexer 12, the output of which is connected to the input of the latch key 10, key control inputs 9 and the reset lock 10 are connected to outputs Q k1 and Q k2 clock generator 5, respectively, output the reset switch 9 is connected to a midpoint discrete matched filter power output fixation key 10 is connected to data input D dem ltipleksora 15, the outputs Q 1, Q 2 and Q 3 are connected to the integrator inputs 16, 17 and 18 respectively, the output of the integrator 16 is connected to the direct input of comparator 19 and 20, the output of the integrator 17 is connected to the inverted input of the comparator 19 and the direct input of comparator 21 , the output of the integrator 18 is connected to the inverse inputs of the comparators 20 and 21, the outputs of the comparators 19-21 are connected to the information inputs D 1 , D 2 and D 3 of the clock interval selection device 22, respectively, the output of which is connected to the clock enable input CE of shift register 2, clock e inputs C of shift register 2 and clock interval selector 22 are combined and connected to clock output Q C of pulse shaper 5, whose clock enable output Q CE is connected to clock enable input CE of clock interval selector 22, address inputs A of multiplexer 11, demultiplexer 15 and timing interval selection devices 22 are combined with the corresponding address outputs Q A of the pulse shaper 5.
Устройство выбора интервала тактирования (фиг. 2) содержит: шесть логических элементов 2И 23, 25-29, логический элемент 2И с инверсным первым входом 24, логические элементы 2ИЛИ-НЕ 30, 2ИЛИ 31 и 3ИЛИ 32, два логических элемента 3ИЛИ-НЕ 33 и 34, три трехразрядных реверсивных сдвиговых регистра 35-37, четыре D-триггера 38-41 и мультиплексор 42, причем первый вход элемента 2И 23 соединен с инверсным входом элемента 2И 24 и является первым информационным входом D1 устройства выбора интервала тактирования, второй вход элемента 2И 23 соединен с первым входом элемента 2ИЛИ-НЕ 30 и является вторым информационным входом D2 устройства выбора интервала тактирования, второй вход элемента 2И 24 соединен со вторым входом элемента 2ИЛИ-НЕ 30 и является третьим информационным входом D3 устройства выбора интервала тактирования, выходы элементов 2И 23, 24 и элемента 2ИЛИ-НЕ 30 соединены соответственно с входами управления направлением сдвига информации +/- регистров 35-37, тактовые входы которых объединены между собой и с тактовыми входами триггеров 38-41 и являются тактовым входом C устройства выбора интервала тактирования, информационные входы регистров 35-37 для сдвига вправо RSI соединены с уровнем логической единицы (шиной питания), а информационные входы для сдвига влево LSI - с уровнем логического нуля (общей шиной), выход старшего разряда регистра 35 соединен с D-входом триггера 38 и первыми входами элемента 2И 25 и элемента 3ИЛИ 32, выход старшего разряда регистра 36 соединен с D-входом триггера 39 и вторыми входами элемента 2И 26 и элемента 3ИЛИ 32, выход старшего разряда регистра 37 соединен с D-входом триггера 40, вторым входом элемента 2И 27 и третьим входом элемента 3ИЛИ 32, выход триггера 38 соединен с входом сброса регистра 35, первым входом элемента 2И 26, третьим входом элемента 3ИЛИ-НЕ 33 и вторым входом элемента 2ИЛИ 31, выход триггера 39 соединен с входом сброса регистра 36, первым входом элемента 2И 27, вторым входом элемента 3ИЛИ-НЕ 33 и информационным входом D2 мультиплексора 42, выход триггера 40 соединен с входом сброса регистра 37, вторым входом элемента 2И 25, первым входом элемента 3ИЛИ-НЕ 33 и информационным входом D3 мультиплексора 42, выходы элементов 2И 25-27 соединены соответственно с первым, вторым и третьим входами элемента 3ИЛИ-НЕ 34, выход которого соединен с D-входом триггера 41, выход элемента 3ИЛИ-НЕ 33 соединен с первым входом элемента 2ИЛИ 31, выход которого соединен с первым информационным входом D1 мультиплексора 42, вход выбора CE и адресные входы A1, А2 мультиплексора 42 являются одноименными входами устройства выбора интервала тактирования, выход мультиплексора 42 соединен с входом разрешения тактирования триггера 41 и вторыми входами элементов 2И 28 и 29, выход элемента 3ИЛИ 32 соединен с первым входом элемента 2И 29, выход которого соединен со входами разрешения тактирования триггеров 38-40, выход триггера 41 соединен с первым входом элемента 2И 28, выход которого соединен с входами разрешения тактирования регистров 35-37 и является выходом устройства выбора интервала тактирования.The device for selecting the clock interval (Fig. 2) contains: six logic elements 2I 23, 25-29, logic element 2I with inverse first input 24, logic elements 2 OR NOT 30, 2 OR 31 and 3 OR 32, two logic elements 3 OR NOT 33 and 34, three three-bit reversible shift registers 35-37, four D-flip-flops 38-41 and multiplexer 42, the first input of the element 2I 23 is connected to the inverse input of the element 2I 24 and is the first information input D 1 of the device for selecting the clock interval, the second input element 2 AND 23 is connected to the first input of element 2 OR-N 30 and a second data input D 2 timing interval selection device, the second input element 2I 24 is connected to the second input element 2 or NOR 30 and the third data input D 3 timing interval selection device elements outputs 2I 23, 24 and the element 2 or-NO 30 are connected respectively to the inputs for controlling the direction of the shift of information +/- registers 35-37, the clock inputs of which are combined with each other and with the clock inputs of the triggers 38-41 and are the clock input C of the device for selecting the clock interval, inform the inputs of the registers 35-37 for shifting to the right the RSI are connected to the level of the logical unit (power bus), and the information inputs for shifting to the left of the LSI are connected to the level of the logical zero (common bus), the output of the highest bit of the register 35 is connected to the D-input of the trigger 38 and the first inputs of element 2 AND 25 and element 3 OR 32, the output of the high order register 36 is connected to the D-input of the trigger 39 and the second inputs of the element 2I 26 and element 3 OR 32, the output of the high order register 37 is connected to the D-input of the trigger 40, the second input of 2I 27 and the third input of element 3 OR 32, output trigger 38 is connected to the input of the reset register 35, the first input of the element 2 AND 26, the third input of the element 3 OR NOT 33 and the second input of the element 2 OR 31, the output of the trigger 39 is connected to the input of the reset of the register 36, the first input of the element 2 AND 27, the second input of the element 3 OR- NOT 33 and information input D 2 of multiplexer 42, the trigger output 40 is connected to the reset input of register 37, the second input of element 2I 25, the first input of element 3 OR NOT 33 and information input D 3 of multiplexer 42, the outputs of elements 2I 25-27 are connected respectively to first, second and third inputs eleme NTA 3 OR NOT 34, the output of which is connected to the D-input of the trigger 41, the output of the 3 OR NOT 33 element is connected to the first input of the 2 OR 31 element, the output of which is connected to the first information input D 1 of the multiplexer 42, CE input and address inputs A 1 , a 2 of the multiplexer 42 are corresponding input timing interval selection device, the multiplexer output 42 is connected to the enable input clocking flip-flop 41 and a second input element 2I 28 and 29, 3or 32 element output is connected to the first input 2I 29 element, whose output is connected to the inputs Allow Ia clocking flip-flops 38-40, output latch 41 is connected to the first input element 2I 28, whose output is connected to clock enable input registers 35-37 and is the output timing interval selection device.
Предлагаемый дискретный согласованный фильтр (ДСФ) работает следующим образом.The proposed discrete matched filter (DSF) works as follows.
На входе ДСФ действует нормальный белый шум при отсутствии сигналов или смесь сигнала и шума. На фиг. 3а показан пример сигнала, поступающего на вход ДСФ с выхода детектора приемного устройства при большом отношении сигнал/шум.Normal white noise acts in the absence of signals at the DSF input, or a mixture of signal and noise. In FIG. 3a shows an example of a signal input to the DSF from the detector output of the receiving device with a large signal to noise ratio.
Сигнал (шум) интегрируется относительно средней точки питания интеграторами 6-8 отрезками, равными длительности элементарного символа кода, как показано на соответствующих эпюрах фиг. 3б-3г.The signal (noise) is integrated with respect to the midpoint of the power supply by integrators 6-8 segments equal to the duration of the elementary code symbol, as shown in the corresponding diagrams of FIG. 3b-3g.
Границы интервалов интегрирования и их сдвиг относительно друг друга определяются формирователем тактовых импульсов 5. На фиг. 3д, 3е показаны адресные сигналы формирователя тактовых импульсов 5, определяющие коммутацию интеграторов 6-8 и 16-18, на фиг. 3ж показаны интервалы включения ключа сброса 9, определяющие установку выбранного входного интегратора 6, 7 или 8 в исходное состояние (приведение значения напряжения к средней точке), а на фиг. 3з - интервалы включения ключа фиксации 10, определяющие заряд/разряд выбранного выходного интегратора 16, 17 или 18.The boundaries of the integration intervals and their shift relative to each other are determined by the
В момент включения ключа фиксации 10 положительные относительно средней точки значения амплитуд с выхода выбранного входного интегратора через буферный усилитель 13, мультиплексор 12, ключ 10 и демультиплексор 15 подаются на соответствующие интеграторы с большой постоянной времени 16-18, как показано на фиг. 3и-3л. Отрицательные относительно средней точки значения амплитуд подаются на интеграторы 16-18 через дополнительный инвертор 14. Таким образом на интеграторах 16-18 создается положительное относительно средней точки напряжение, пропорциональное степени согласованности символов сообщения с интервалами интегрирования соответствующих входных интеграторов 6-8.At the moment of switching on the
На фиг. 4а в сжатом масштабе показана динамика изменения напряжений к концу интервалов интегрирования на интеграторах 16 (сплошной линией), 17 (пунктирной линией) и 18 (штрихпунктирной линией), обусловленная разницей частот сигнала и дискретного согласованного фильтра.In FIG. Figure 4a shows, on a compressed scale, the dynamics of voltage changes towards the end of the integration intervals on the integrators 16 (solid line), 17 (dashed line) and 18 (dash-dot line), due to the difference in signal frequencies and a discrete matched filter.
Напряжения на интеграторах 16-18 попарно сравниваются компараторами 19-21, как показано на фиг. 4б-4г, сигналы от которых являются информацией для вырабатывания устройством выбора интервала тактирования 22 соответствующего решения о приеме символов кода - разрешения записи в регистр сдвига 2.The voltages at the integrators 16-18 are compared in pairs by comparators 19-21, as shown in FIG. 4b-4g, the signals from which are information for the device to select the
Устройство выбора интервала тактирования 22 обеспечивает корректную работу регистра сдвига 2 и ДСФ в целом.The clock
На фиг. 5 показан принцип работы устройства выбора интервала тактирования 22 в случае, когда тактовая частота фильтра выше тактовой частоты входного сигнала.In FIG. 5 shows the principle of operation of the clock
На фиг. 5а представлен пример входного сигнала, на фиг. 5б и 5в - напряжения на входных и выходных интеграторах соответственно (вид линий соответствует представленным на фиг. 4а), импульсы сброса и фиксации для каждой из пар интеграторов (6, 16), (7, 17) и (8, 18) условно показаны парами эпюр (фиг. 5г, 5д), (фиг. 5е, 5ж), (фиг. 5з, 5и) соответственно, на фиг. 5к-5м показаны сигналы на выходах компараторов 19-21, на фиг. 5н показан сигнал на выходе устройства выбора интервала тактирования 22, а на фиг. 5о - сигнал на выходе первого разряда регистра сдвига 2.In FIG. 5a shows an example of an input signal; FIG. 5b and 5c are the voltages at the input and output integrators, respectively (the type of lines corresponds to those shown in Fig. 4a), the reset and fix pulses for each of the pairs of integrators (6, 16), (7, 17) and (8, 18) are conventionally shown pairs of diagrams (Fig. 5g, 5d), (Fig. 5e, 5g), (Fig. 5h, 5i), respectively, in FIG. 5k-5m show the signals at the outputs of the comparators 19-21, in FIG. 5h shows the signal at the output of the
Например, во время действия на входе ДСФ элемента сигнала III (фиг. 5а) наибольшее напряжение будет на интеграторе 17 (пунктирная линия). Если бы в качестве устройства тактирования 22 был применен простой мультиплексор, в регистр сдвига были записаны два значения вместо одного. Устройство выбора интервала тактирования 22 обеспечивает исключение ложного интервала записи (показан зачеркнутым на фиг. 5н).For example, during the action at the DSF input of the signal element III (Fig. 5a), the highest voltage will be at the integrator 17 (dashed line). If a simple multiplexer were used as
В случае, когда тактовая частота фильтра ниже тактовой частоты входного сигнала, устройство выбора интервала тактирования 22 работает без исключения интервалов записи.In the case when the filter clock frequency is lower than the input signal clock frequency, the clock
На фиг. 5к-5м, кроме того, серым фоном показано наличие интервалов «дребезга» выходных сигналов компараторов, задача устранения влияния которых также ложится на устройство выбора интервала тактирования 22.In FIG. 5k-5m, in addition, the gray background shows the presence of “bounce” intervals of the output signals of the comparators, the task of eliminating the influence of which also lies on the device for selecting the
Устройство выбора интервала тактирования 22 работает следующим образом.A device for selecting a
На выходах логических элементов 23, 29 и 30 формируется сигнал логической 1 в случаях наибольшего напряжения на интеграторах 19, 20 или 21 соответственно (фиг. 4д-4ж). При удержании логической единицы в течение трех интервалов подряд на выходе старшего разряда соответствующего регистра 35, 36 или 37 появляется уровень логической 1, который на следующем интервале изменяется на уровень логического 0 одновременно с появлением на выходе соответствующего триггера 38, 39 или 40 состояния логической 1. Уровень логической 1 на выходе одного из триггеров 38, 39 или 40 посредством мультиплексора 42 определяет выбор интегратора 6, 7 или 8, с которого будет осуществляться запись нормированного посредством компаратора 1 сигнала в регистр сдвига 2.At the outputs of the
В случае, когда тактовая частота фильтра выше тактовой частоты входного сигнала, возникает ситуация, когда уровни логических 1 одновременно появляются на выходах регистра 35 и триггера 40, или на выходах регистра 36 и триггера 38, или на выходах регистра 37 и триггера 39. Посредством логических элементов 25-27 и 34 данные состояния переводят триггер 41 в состояние логического 0 на один интервал, запрещая, тем самым, посредством элемента 28 запись в регистр сдвига 2 лишнего значения.In the case when the filter clock frequency is higher than the input signal clock frequency, a situation arises when the
Возможная неоднозначность работы устройства выбора интервала тактирования 22 при первоначальном включении устраняется логическими элементами 31 и 33.The possible ambiguity in the operation of the clock
Таким образом, достигнут положительный эффект, заключающийся в упрощении реализации и повышении надежности работы дискретного согласованного фильтра. Испытания опытного образца предложенного дискретного согласованного фильтра показали, что количество задействованных триггеров регистра сдвига относительно трехканального ДСФ, построенного по структуре прототипа, примерно в 3 раза меньше, а предложенная реализация взамен подстройки частоты в аналогичном устройстве работает более устойчиво, особенно для коротких сообщений.Thus, a positive effect was achieved, consisting in simplifying the implementation and increasing the reliability of the discrete matched filter. Tests of the prototype of the proposed discrete matched filter showed that the number of triggers for the shift register relative to the three-channel DSF, constructed according to the structure of the prototype, is about 3 times less, and the proposed implementation instead of adjusting the frequency in a similar device works more stably, especially for short messages.
Для реализации заявляемого устройства использованы известные элементы и схемы, выпускаемые отечественной и зарубежной промышленностью. Регистр сдвига 2, весовая матрица 3, пороговое устройство 4, формирователь тактовых импульсов 5 и устройство выбора интервала тактирования 22 реализованы на ППЛИС XILINX типа XC2C512-7FT256I. В качестве мультиплексора 11 и демультиплексора 15 применен сдвоенный аналоговый мультиплексор ADG 659 YCP, в качестве ключа сброса 9 использован аналоговый ключ MAX 7414 EXT-T, мультиплексор 12 и ключ фиксации 10 построены на сдвоенном аналоговом ключе MAX 4684 ETB+T, в качестве компараторов использованы микросхемы LMV 331H AXK-T, буферный усилитель и инвертор построены на сдвоенном операционном усилителе OPA 333 AIDCKT, интеграторы 6-8, 16-18 пассивные резистивно-емкостные.For the implementation of the inventive device used well-known elements and circuits produced by domestic and foreign industry.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2014145710/08A RU2589404C2 (en) | 2014-11-13 | 2014-11-13 | Discrete matched filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2014145710/08A RU2589404C2 (en) | 2014-11-13 | 2014-11-13 | Discrete matched filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2014145710A RU2014145710A (en) | 2016-06-10 |
| RU2589404C2 true RU2589404C2 (en) | 2016-07-10 |
Family
ID=56114763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2014145710/08A RU2589404C2 (en) | 2014-11-13 | 2014-11-13 | Discrete matched filter |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2589404C2 (en) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU871314A2 (en) * | 1980-01-24 | 1981-10-07 | Войсковая Часть 44388-Р | Discrete matched filter |
| RU2114514C1 (en) * | 1992-11-26 | 1998-06-27 | Самсунг Электроникс Ко., Лтд. | Digital matched filter of signals with digital frequency manipulation |
| EP1113577A2 (en) * | 1999-12-28 | 2001-07-04 | Nec Corporation | Variable-gain digital filter |
| RU2218668C1 (en) * | 2002-05-27 | 2003-12-10 | Военная академия Ракетных войск стратегического назначения им. Петра Великого | Clock synchronization device of matched discrete filter |
| RU2310978C2 (en) * | 2005-09-02 | 2007-11-20 | Войсковая часть 45807 | Discontinuous matched filter |
| RU2394365C2 (en) * | 2008-08-27 | 2010-07-10 | Александр Александрович Смирнов | Adaptive discrete matched signal filter |
-
2014
- 2014-11-13 RU RU2014145710/08A patent/RU2589404C2/en active IP Right Revival
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU871314A2 (en) * | 1980-01-24 | 1981-10-07 | Войсковая Часть 44388-Р | Discrete matched filter |
| RU2114514C1 (en) * | 1992-11-26 | 1998-06-27 | Самсунг Электроникс Ко., Лтд. | Digital matched filter of signals with digital frequency manipulation |
| EP1113577A2 (en) * | 1999-12-28 | 2001-07-04 | Nec Corporation | Variable-gain digital filter |
| RU2218668C1 (en) * | 2002-05-27 | 2003-12-10 | Военная академия Ракетных войск стратегического назначения им. Петра Великого | Clock synchronization device of matched discrete filter |
| RU2310978C2 (en) * | 2005-09-02 | 2007-11-20 | Войсковая часть 45807 | Discontinuous matched filter |
| RU2394365C2 (en) * | 2008-08-27 | 2010-07-10 | Александр Александрович Смирнов | Adaptive discrete matched signal filter |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2014145710A (en) | 2016-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110311659B (en) | Trigger and integrated circuit | |
| GB2359706A (en) | Synchronising data and clock signals using a programmable delay circuit | |
| EP0613602A1 (en) | Method and apparatus for decoding manchester encoded data. | |
| TW202343182A (en) | Glitch-free clock switching circuit equipped with clock loss tolerance and operation method thereof and glitch-free clock switching device | |
| RU2589404C2 (en) | Discrete matched filter | |
| US5592519A (en) | Dual frequency clock recovery using common multitap line | |
| CN114374809A (en) | Analog-to-digital conversion circuit of infrared focal plane reading circuit | |
| US7071738B1 (en) | Glitchless clock selection circuit using phase detection switching | |
| US4209834A (en) | State variant correlator | |
| CN115472204A (en) | Shift register circuit and method for controlling shift register circuit | |
| CN107078723B (en) | Signal processing system and method of signal processing | |
| US20060139068A1 (en) | Method for configurably enabling pulse clock generation for multiple signaling modes | |
| US5189378A (en) | Tone signal detecting circuit | |
| RU2822445C1 (en) | Method of phase synchronization of clock pulses with external pulse | |
| RU2310978C2 (en) | Discontinuous matched filter | |
| RU2267221C1 (en) | Digital device for phase synchronization | |
| CN114461473B (en) | Method for detecting time sequence of serializer, detection circuit and electronic device | |
| RU2379829C1 (en) | Backup counter for generating time marks | |
| RU2084016C1 (en) | Device for clock signal selection | |
| JP2012039472A (en) | Semiconductor integrated circuit and method of detecting edge | |
| RU2285334C1 (en) | Phase-keyed-code-to-binary-code converter | |
| RU2582451C1 (en) | Electronic combination lock | |
| RU2179784C2 (en) | Reversible pulse counter with variable modulus of counting | |
| SU1272342A1 (en) | Device for calculating value of exponent of exponential function | |
| SU1007189A1 (en) | Device for time division of pulse signals |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20181114 |
|
| NF4A | Reinstatement of patent |
Effective date: 20200324 |