RU2267221C1 - Digital device for phase synchronization - Google Patents
Digital device for phase synchronization Download PDFInfo
- Publication number
- RU2267221C1 RU2267221C1 RU2004111037/09A RU2004111037A RU2267221C1 RU 2267221 C1 RU2267221 C1 RU 2267221C1 RU 2004111037/09 A RU2004111037/09 A RU 2004111037/09A RU 2004111037 A RU2004111037 A RU 2004111037A RU 2267221 C1 RU2267221 C1 RU 2267221C1
- Authority
- RU
- Russia
- Prior art keywords
- output
- inputs
- input
- outputs
- pulse
- Prior art date
Links
Images
Abstract
Description
Область техники, к которой относится изобретениеFIELD OF THE INVENTION
Настоящее изобретение относится к технике генерирования импульсов с автоматической подстройкой их фазы, в частности для синхронизации в системах передачи цифровых данных.The present invention relates to techniques for generating pulses with automatic phase adjustment, in particular for synchronization in digital data transmission systems.
Уровень техникиState of the art
Для фазовой синхронизации при приеме дискретной информации широко применяются устройства с цифровым управлением фазой генерируемых импульсов, в частности устройства синхронизации на основе многоотводной линии задержки основного опорного сигнала, которые благодаря дополнительному разделению опорного периода на множество равных отрезков способны работать с пониженной опорной частотой.For phase synchronization when receiving discrete information, devices with digital control of the phase of the generated pulses are widely used, in particular, synchronization devices based on the multi-tap delay line of the main reference signal, which, thanks to the additional division of the reference period into many equal segments, are capable of operating with a reduced reference frequency.
Известна цифровая петля фазовой автоподстройки [1], содержащая опорный кварцевый генератор и цепь задержки с отводами, с которыми соединен регистр для записи значений сигналов на отводах. Выходной мультиплексор, также соединенный с отводами цепи задержки своими информационными входами, выбирает сигнал с одного из отводов под управлением цифрового контроллера на основании измеренной фазовой разности. Недостаток данного аналога состоит в невысокой точности синхронизации, так как не обеспечивается равномерность шагов квантования фазы в пределах опорного периода из-за возможного отличия полного времени задержки цепи задержки от длительности опорного периода.A known digital phase-locked loop [1], containing a reference crystal oscillator and a delay circuit with taps, which is connected to a register for recording signal values at taps. The output multiplexer, also connected to the taps of the delay circuit with its information inputs, selects a signal from one of the taps under the control of a digital controller based on the measured phase difference. The disadvantage of this analogue is the low accuracy of synchronization, since the uniformity of the phase quantization steps within the reference period is not ensured due to the possible difference between the total delay time of the delay circuit and the duration of the reference period.
Принцип селекции опорной фазы из множества смещенных по фазе копий основного опорного сигнала использует также устройство фазовой синхронизации [2], которое состоит из мультифазного опорного генератора с выходным мультиплексором и блоков - регистра, шифратора, вычитателя и накапливающего сумматора, образующих цифровые отсчеты текущей фазовой разности и цифровой сигнал управления мультиплексором. В этом устройстве точность синхронизации определяется шагом квантования фазы, равным Δφ=2π/N (N - число фаз мультифазного генератора импульсов). Повышенная точность достигается за счет усложнения устройства, что является его недостатком.The principle of selecting the reference phase from the set of phase-shifted copies of the main reference signal also uses the phase synchronization device [2], which consists of a multiphase reference generator with an output multiplexer and blocks - register, encoder, subtractor and accumulating adder, which form digital samples of the current phase difference and digital multiplexer control signal. In this device, the synchronization accuracy is determined by the phase quantization step equal to Δφ = 2π / N (N is the number of phases of the multiphase pulse generator). Increased accuracy is achieved due to the complexity of the device, which is its drawback.
Из известных аналогов наиболее близким по технической сущности к настоящему изобретению является устройство синхронизации [3]. Данное устройство-прототип состоит из мультифазного генератора импульсов в виде многоотводной линии задержки с обратной связью через первый мультиплексор и инвертор, второго мультиплексора с элементом ИСКЛЮЧАЮЩЕЕ ИЛИ на выходе, первого и второго реверсивных счетчиков импульсов, управляющих мультиплексорами, и фазочастотного компаратора. В устройстве-прототипе осуществляется одновременно автоподстройка частоты мультифазного генератора импульсов с помощью первых счетчика и мультиплексора и автоподстройка фазы выходного сигнала с помощью вторых счетчика и мультиплексора.Of the known analogues, the closest in technical essence to the present invention is a synchronization device [3]. This prototype device consists of a multiphase pulse generator in the form of a multi-tap delay line with feedback through the first multiplexer and inverter, a second multiplexer with an EXCLUSIVE OR output, the first and second reversible pulse counters controlling the multiplexers, and a phase-frequency comparator. In the prototype device, the frequency of the multiphase pulse generator is simultaneously locked by the first counter and multiplexer and the output phase is locked by the second counter and multiplexer.
Устройство-прототип отличается расширенной частотной полосой синхронизации, причем мультифазный генератор импульсов в нем может иметь в два раза меньшее число фаз по сравнению с другими аналогами благодаря наличию управляемого инвертора в виде элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. Однако в условиях стабильной частоты входных сигналов функция автоподстройки частоты оказывается излишней. Следовательно, структура устройства избыточна, а алгоритм его функционирования сложен. Другим недостатком прототипа является присущее ему свойство частотной дискриминации, что ограничивает его функциональные возможности работой только с регулярными входными сигналами.The prototype device has an extended synchronization frequency band, and the multiphase pulse generator in it can have half as many phases as other analogs due to the presence of a controlled inverter in the form of an EXCLUSIVE OR element. However, under conditions of a stable frequency of the input signals, the automatic frequency adjustment function is redundant. Therefore, the structure of the device is redundant, and the algorithm for its functioning is complicated. Another disadvantage of the prototype is its inherent property of frequency discrimination, which limits its functionality to working only with regular input signals.
Сущность изобретенияSUMMARY OF THE INVENTION
Целью настоящего изобретения является расширение функциональных возможностей за счет исключения эффекта частотной дискриминации и упрощение структуры устройства. Указанная цель достигается путем специального исполнения селектора импульсов (мультиплексора), который управляется реверсивным сдвигающим регистром. Направление перемещения единственной «единицы» по разрядам реверсивного сдвигающего регистра задается фазовым отношением входного и выходного сигналов устройства с помощью логического блока. Положение «единицы» в разрядной сетке определяет порядковый номер выхода мультифазного генератора импульсов (МГИ), импульс с которого выбирается селектором импульсов в качестве выходного сигнала цифрового устройства фазовой синхронизации. За счет этого фаза выходного сигнала приближается к фазе входного сигнала, а в дальнейшем отслеживает ее. Поскольку коррекция фазы выходного сигнала производится только в моменты поступления входных сигналов, то эффект частотной дискриминации исключается. Поэтому устройство способно работать с нерегулярными сигналами данных, восстанавливая синхросигналы, необходимые для декодирования данных.The aim of the present invention is to expand the functionality by eliminating the effect of frequency discrimination and simplifying the structure of the device. This goal is achieved by special execution of the pulse selector (multiplexer), which is controlled by a reversing shift register. The direction of movement of a single "unit" in the digits of the reversing shift register is determined by the phase ratio of the input and output signals of the device using a logic block. The position of the “unit” in the discharge grid determines the serial number of the output of the multiphase pulse generator (MGI), the pulse from which is selected by the pulse selector as the output signal of a digital phase synchronization device. Due to this, the phase of the output signal approaches the phase of the input signal, and subsequently monitors it. Since the correction of the phase of the output signal is performed only at the moments of arrival of the input signals, the effect of frequency discrimination is excluded. Therefore, the device is able to work with irregular data signals, restoring the clock signals necessary for decoding data.
С этой целью в цифровое устройство фазовой синхронизации, содержащее МГИ, выходами подключенный к соответствующим сигнальным входам селектора импульсов, который своим выходом через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ присоединен к выходному зажиму устройства, дополнительно введены реверсивный сдвигающий регистр, элемент ИЛИ-НЕ и логический блок. При этом тактовые входы реверсивного сдвигающего регистра и логического блока подключены к входному зажиму устройства, а их входы управления присоединены к выходному зажиму устройства. Сигнальные входы реверсивного сдвигающего регистра и логического блока соединены с выходом элемента ИЛИ-НЕ, а выходы сдвигающего регистра и выход элемента ИЛИ-НЕ подключены к соответствующим управляющим входам селектора импульсов. Выход логического блока, в свою очередь, присоединен к оставшемуся входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.For this purpose, a digital phase synchronization device containing MGI is connected by outputs to the corresponding signal inputs of a pulse selector, which is connected via an EXCLUSIVE OR element to the output terminal of the device by its output, a reverse shift register, an OR-NOT element, and a logic block are additionally introduced. In this case, the clock inputs of the reversing shift register and the logic unit are connected to the input terminal of the device, and their control inputs are connected to the output terminal of the device. The signal inputs of the reverse shift register and the logic block are connected to the output of the OR-NOT element, and the outputs of the shift register and the output of the OR-NOT element are connected to the corresponding control inputs of the pulse selector. The output of the logic block, in turn, is connected to the remaining input of the EXCLUSIVE OR element.
При n выходов МГИ реверсивный сдвигающий регистр 3 должен быть (n-1)-разрядным, а селектор 2 импульсов иметь по n управляющих и сигнальных входов.With n outputs of the MHI, the reverse shift register 3 must be (n-1) -bit, and the pulse selector 2 must have n control and signal inputs.
В предпочтительном варианте исполнения МГИ выполняется в виде последовательной цепи n элементов задержки, выход которой подключен к ее же входу через инвертор. При этом входы элементов задержки служат выходами мультифазного генератора импульсов. Цепью элементов задержки может служить многоотводная электромагнитная линия задержки, однако предпочтительно выполнить ее на электронных элементах задержки, допускающих ручное и электронное регулирование времени задержки.In a preferred embodiment, the MHI is implemented as a series circuit of n delay elements, the output of which is connected to its input through an inverter. In this case, the inputs of the delay elements serve as the outputs of the multiphase pulse generator. A chain of delay elements can be a multi-tap electromagnetic delay line, however, it is preferable to perform it on electronic delay elements that allow manual and electronic control of the delay time.
Селектор импульсов может быть построен на n элементах И, выходами подключенных к соответствующим входам элемента ИЛИ. При этом первые входы всех элементов И служат сигнальными входами, а вторые входы всех элементов И - управляющими входами селектора импульсов, выходом которого является выход элемента ИЛИ.The pulse selector can be built on n AND elements, outputs connected to the corresponding inputs of the OR element. In this case, the first inputs of all AND elements serve as signal inputs, and the second inputs of all AND elements act as control inputs of the pulse selector, the output of which is the output of the OR element.
Логический блок может состоять из первого и второго элементов И, выходы которых через элемент ИЛИ присоединены к входу Т-триггера, а их первые входы - к соответствующим выходам D-триггера. Вторые входы обоих элементов И подключены к выходу элемента задержки, причем первого элемента И - через первый инвертор, а второго - непосредственно. Третьи входы обоих элементов И соединены с входом элемента задержки, причем у первого элемента И - непосредственно, а у второго - через второй инвертор. В такой схеме синхронизирующий и информационный входы D-триггера служат соответственно тактовым и управляющим входами логического блока, вход элемента задержки - его сигнальным входом, а выход Т-триггера - выходом логического блока.The logical block may consist of the first and second AND elements, the outputs of which through the OR element are connected to the input of the T-trigger, and their first inputs to the corresponding outputs of the D-trigger. The second inputs of both AND elements are connected to the output of the delay element, the first AND element through the first inverter, and the second directly. The third inputs of both AND elements are connected to the input of the delay element, with the first And element directly, and the second through the second inverter. In such a scheme, the synchronizing and information inputs of the D-trigger serve as the clock and control inputs of the logic block, the input of the delay element as its signal input, and the output of the T-trigger as the output of the logical block.
Перечень чертежейList of drawings
На фиг.1 представлена функциональная электрическая схема цифрового устройства фазовой синхронизации в соответствии с настоящим изобретением.Figure 1 presents a functional electrical diagram of a digital phase synchronization device in accordance with the present invention.
На фиг.2 показаны временные диаграммы сигналов, иллюстрирующие принцип действия цифрового устройства фазовой синхронизации, представленного на фиг.1.Figure 2 shows the timing diagrams of the signals illustrating the principle of operation of the digital phase synchronization device shown in figure 1.
Сведения, подтверждающие возможность осуществления изобретенияInformation confirming the possibility of carrying out the invention
Схема цифрового устройства фазовой синхронизации (фиг.1) содержит МГИ 1, n выходов которого подключены к n сигнальным входам селектора 2 импульсов. Селектор 2 импульсов своими n управляющими входами соединен с выходами (n-1)-разрядного реверсивного сдвигающего регистра 3 и элемента 4 ИЛИ-НЕ. Входы элемента 4 ИЛИ-НЕ присоединены к выходам указанного регистра 3. В устройстве имеются также элемент 5 ИСКЛЮЧАЮЩЕЕ ИЛИ, одним входом соединенный с выходом селектора 2 импульсов, и логический блок 6. При этом тактовые входы реверсивного сдвигающего регистра 3 и логического блока 6 присоединены к входному зажиму 7. Выход элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ, вход управления направлением сдвига регистра 3 и вход управления логического блока 6 подключены к выходному зажиму 8 устройства. Сигнальные входы логического блока 6 и регистра 3 соединены с выходом элемента 4 ИЛИ-НЕ, а выход логического блока 6 - с оставшимся входом элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ.The circuit of the digital phase synchronization device (Fig. 1) contains MGI 1, n outputs of which are connected to n signal inputs of the pulse selector 2. The pulse selector 2, by its n control inputs, is connected to the outputs of an (n-1) -bit reverse shift register 3 and element 4 OR NOT. The inputs of element 4 are NOT connected to the outputs of the specified register 3. The device also has an EXCLUSIVE OR element 5, one input connected to the output of the pulse selector 2, and logic block 6. In this case, the clock inputs of the reverse shift register 3 and logic block 6 are connected to the input terminal 7. The output of the element 5 EXCLUSIVE OR, the input control direction of the shift register 3 and the control input of the logical unit 6 are connected to the output terminal 8 of the device. The signal inputs of logic block 6 and register 3 are connected to the output of element 4 OR NOT, and the output of logic block 6 is connected to the remaining input of element 5 EXCLUSIVE OR.
МГИ 1 в описываемом варианте осуществления изобретения выполнен в виде кольца из элементов 9...16 задержки, замкнутого через инвертор 17. Элементы задержки передают фронт и спад своего входного импульса с одинаковой задержкой, ими могут служить секции многоотводной электромагнитной линии задержки или электронные элементы задержки. Электронные элементы задержки предпочтительны для интегрального исполнения устройства и допускают ручное либо автоматическое регулирование времени задержки с целью стабилизации частоты импульсов МГИ 1.MGI 1 in the described embodiment of the invention is made in the form of a ring of delay elements 9 ... 16, closed through the inverter 17. The delay elements transmit the front and fall of their input pulse with the same delay, they can serve as sections of the multi-tap electromagnetic delay line or electronic delay elements . Electronic delay elements are preferred for the integral design of the device and allow manual or automatic control of the delay time in order to stabilize the pulse frequency of MGI 1.
Селектор 2 импульсов выполнен по общеизвестной схеме в виде двухступенчатой структуры из элементов 18...25 типа И и элемента 26 типа ИЛИ, собирающего выходы элементов И на общий выход селектора 2 импульсов.The pulse selector 2 is made according to a well-known scheme in the form of a two-stage structure of elements 18 ... 25 of type AND and element 26 of type OR, collecting the outputs of the elements AND to the general output of the selector 2 pulses.
Показанный на фиг.1 вариант схемы логического блока 6 состоит из первого 27 и второго 28 элементов И, выходы которых через элемент 29 ИЛИ присоединены к входу Т-триггера 30, а их первые входы - к соответствующим выходам D-триггера 31. Вторые входы обоих элементов И подключены к выходу элемента 32 задержки, причем вход первого 27 элемента И - через первый инвертор 33, а второго 28 - непосредственно. Третьи входы обоих элементов 27, 28 И соединены с входом элемента 32 задержки, причем у первого 27 элемента И - непосредственно, а у второго 28 - через второй инвертор 34. В такой схеме синхронизирующий и информационный входы D-триггера 31 служат соответственно тактовым и управляющим входами логического блока 6, вход элемента 32 задержки - его сигнальным входом, а выход Т-триггера 30 - выходом логического блока 6.The logical block 6 circuit variant shown in Fig. 1 consists of the first 27 and second 28 AND elements, the outputs of which through the OR element 29 are connected to the input of the T-trigger 30, and their first inputs are connected to the corresponding outputs of the D-trigger 31. The second inputs of both And elements are connected to the output of the delay element 32, and the input of the first 27 And element through the first inverter 33, and the second 28 directly. The third inputs of both elements 27, 28 And are connected to the input of the delay element 32, and for the first 27 element And directly, and for the second 28 through the second inverter 34. In this circuit, the synchronizing and information inputs of the D-trigger 31 are respectively clock and control the inputs of the logical unit 6, the input of the delay element 32 is its signal input, and the output of the T-trigger 30 is the output of the logical unit 6.
Необходимо отметить, что схемы описанных выше вариантов функциональных блоков не являются единственно возможными и допускают другое исполнение в зависимости от элементной базы и рабочей частоты устройства.It should be noted that the circuits of the above-described variants of functional blocks are not the only possible ones and allow different execution depending on the element base and the operating frequency of the device.
Отдельные функциональные узлы цифрового устройства фазовой синхронизации работают следующим образом.The individual functional units of the digital phase synchronization device operate as follows.
МГИ 1 непрерывно вырабатывает на своих n выходах импульсы типа «меандр», следующие с периодом Т=2nΔt, где Δt - время задержки одного из одинаковых элементов 9...16 задержки, входящих в состав МГИ 1. Импульс на каждом следующем по порядку выходе задержан относительно импульса на предшествующем выходе на время Δt. Таким образом, одновременно на выходах МГИ 1 присутствуют n импульсов, перекрывающих диапазон 0...π периода импульсов 2π в фазовом измерении. Импульсы с выходов МГИ 1 поступают на первые входы соответствующих n элементов 18...25 И селектора 2 импульсов, на вторые входы этих элементов поступают логические уровни с соответствующих (n-1) выходов реверсивного сдвигающего регистра 3 и выхода элемента 4 ИЛИ-НЕ. Реверсивный сдвигающий регистр 3 и элемент 4 ИЛИ-НЕ, выходом подключенный к объединенному входу DR+DL последовательной записи информации регистра 3, образуют распределитель импульсов с n выходами. В любой момент времени только на одном из n выходов такого распределителя импульсов присутствует уровень логической «1», на остальных выходах при этом сохраняется уровень «0». Направление сдвига информации в регистре 3 задается логическим уровнем напряжения по его входу управления М, поступающим с выходного зажима 8 устройства. Если на управляющем входе М присутствует уровень «0», то происходит сдвиг информации влево, если уровень «1», то вправо. При сдвиге информации в любом направлении, пока на одном из выходов регистра 3 имеется «1», на выходе элемента 4 ИЛИ-НЕ остается уровень логического «0». Поэтому в момент прихода тактового импульса на вход С регистра 3 в освобождающийся в процессе сдвига левый (при сдвиге вправо) или правый (при сдвиге влево) разряд регистра 3 записывается «0». Когда все разряды регистра 3 обнуляются, уровень «1» появляется на выходе элемента 4 ИЛИ-НЕ. В следующем после этого такте «1» записывается в крайний разряд регистра 3, что приводит к появлению уровня «0» на выходе элемента 4 ИЛИ-НЕ.MHI 1 continuously generates meander pulses at its n outputs, followed by a period of T = 2nΔt, where Δt is the delay time of one of the same delay elements 9 ... 16 that are part of the MHI 1. The pulse at each next output in order delayed relative to the pulse at the previous output for the time Δt. Thus, at the same time, at the outputs of MGI 1 there are n pulses that span the range 0 ... π of the pulse period 2π in the phase measurement. The pulses from the outputs of MGI 1 are supplied to the first inputs of the corresponding n elements 18 ... 25 And the selector 2 pulses, the second inputs of these elements receive logic levels from the corresponding (n-1) outputs of the reversing shift register 3 and the output of the element 4 OR NOT. Reversible shift register 3 and the element 4 OR NOT connected to the combined input DR + DL sequential recording information of register 3, form a pulse distributor with n outputs. At any moment of time, only one of the n outputs of such a pulse distributor has a logic level of “1”, while the remaining outputs retain the level of “0”. The direction of the shift of information in register 3 is set by the logical voltage level at its control input M, coming from the output terminal 8 of the device. If at the control input M there is level “0”, then there is a shift of information to the left, if level “1”, then to the right. When the information is shifted in any direction, while one of the outputs of register 3 has “1”, the output of element 4 OR-NOT remains the level of logical “0”. Therefore, at the moment of arrival of the clock pulse at the input C of register 3, the left (when shifting to the right) or right (when shifting to the left) discharge of register 3 is written “0”, which is freed up during the shift. When all bits of register 3 are reset, level “1” appears at the output of element 4 OR NOT. In the next step after this, “1” is written to the last bit of register 3, which leads to the appearance of the level “0” at the output of element 4 OR NOT.
Элемент 5 ИСКЛЮЧАЮЩЕЕ ИЛИ выполняет роль управляемого инвертора. Если на одном его входе присутствует уровень «0», то сигнал с другого входа проходит на его выход без изменения. Если же на одном входе имеется уровень «1», то сигнал, который приходит на другой его вход, инвертируется. За счет этого в устройстве удается перекрыть дополнительно диапазон π...2π без наращивания числа выходов МГИ 1. Управление элементом 5 ИСКЛЮЧАЮЩЕЕ ИЛИ осуществляет логический блок 6. Их включение в устройство позволяет сократить в два раза разрядность МГИ 1, селектора 2 импульсов и реверсивного сдвигающего регистра 3.Element 5 EXCLUSIVE OR acts as a controlled inverter. If at one of its inputs the level “0” is present, then the signal from the other input passes to its output without change. If at one input there is level “1”, then the signal that comes to its other input is inverted. Due to this, it is possible to additionally cover the range π ... 2π in the device without increasing the number of outputs of MHI 1. The control of element 5 EXCLUSIVE OR is carried out by logic block 6. Their inclusion in the device allows halving the bit depth of MHI 1, selector 2 pulses and reverse bias register 3.
Выходное состояние счетного триггера 30 в логическом блоке 6 изменяется только в тех случаях, когда логическая «1» в распределителе импульсов, образованном регистром 3 и элементом 4 ИЛИ-НЕ, перемещается из младшего разряда Q0 регистра 3 на выход элемента 4 ИЛИ-НЕ, либо, напротив, с выхода элемента 4 ИЛИ-НЕ в младший разряд Q0 регистра 3.The output state of the counting trigger 30 in the logical block 6 changes only in those cases when the logical "1" in the pulse distributor formed by register 3 and element 4 OR NOT moves from the low order of Q 0 register 3 to the output of element 4 OR NOT, or, conversely, from the output of element 4 OR NOT to the low order bit Q 0 of register 3.
Элемент 32 задержки, инверторы 33 и 34, элементы 27, 28 типа И, а также элемент 29 типа ИЛИ вместе с D-триггером 31 обеспечивают подачу импульса длительностью, равной времени задержки элемента 32 задержки, на вход Т-триггера 30 при выполнении этого условия. Так по фронту импульса на выходе элемента 4 ИЛИ-НЕ и уровне логического «0» на прямом выходе D-триггера 31, свидетельствующем о сдвиге влево, в течение времени, равного времени задержки элемента 32 задержки, происходит совпадение «единиц» на входах первого элемента 27 И. Это приводит к формированию импульса на входе Т-триггера 30 и инвертированию его выходного состояния. Аналогично, в момент окончания «единичного» импульса на выходе элемента 4 ИЛИ-НЕ (по его спаду) такой же импульс передается на вход Т-триггера 30 через элементы 28 И и 29 ИЛИ в том случае, если D-триггер 31 взведен, что свидетельствует о сдвиге вправо и перемещении «1» в младший разряд регистра 3.Delay element 32, inverters 33 and 34, AND type elements 27, 28, and OR type element 29 together with D-trigger 31 provide a pulse with a duration equal to the delay time of delay element 32 to the input of T-trigger 30 under this condition . So on the front of the pulse at the output of element 4 OR NOT and the logic level “0” at the direct output of the D-trigger 31, indicating a shift to the left, for a time equal to the delay time of the delay element 32, there is a coincidence of “units” at the inputs of the first element 27 I. This leads to the formation of a pulse at the input of the T-trigger 30 and inverting its output state. Similarly, at the end of a “single” pulse at the output of element 4 OR-NOT (by its decline), the same pulse is transmitted to the input of the T-trigger 30 through the elements 28 AND and 29 OR if the D-trigger 31 is cocked, which indicates a shift to the right and the movement of "1" in the least significant bit of register 3.
Работа устройства иллюстрируется временными диаграммами сигналов (фиг.2), обозначенных теми же буквами А...Л, что и соответствующие им линии связи в схеме устройства (фиг.1). Работа описывается в соглашении положительной логики, по которому «нулю» соответствует низкий, а «единице» высокий уровень напряжения.The operation of the device is illustrated by timing diagrams of the signals (figure 2), indicated by the same letters A ... L, as the corresponding communication lines in the device diagram (figure 1). The work is described in the agreement of positive logic, according to which “zero” corresponds to a low, and “unit” high voltage level.
МГИ 1 непрерывно генерирует импульсы на своих n выходах А,..., Б, В, Г, причем импульс на каждом следующем по порядку выходе задержан относительно импульса на предшествующем выходе на время Δt, равное времени задержки каждого элемента 9...16 задержки в составе МГИ 1. Период импульсов на каждом выходе МГИ 1 равен Т0=2nΔt, a их длительность составляет половину периода. На входной зажим 7 поступают импульсы данных Д, интервал между которыми (единичный интервал τX) кратен в среднем периоду импульсов МГИ 1. В рассматриваемом примере осуществления устройства для достижения и удержания режима синхронизма значение τX не должно отличаться от значения T0 более чем на Δt.MGI 1 continuously generates pulses at its n outputs A, ..., B, C, D, and the pulse at each next output in order is delayed relative to the pulse at the previous output for a time Δt equal to the delay time of each delay element 9 ... 16 as part of MHI 1. The period of pulses at each output of MHI 1 is T 0 = 2nΔt, and their duration is half the period. At the input terminal 7, data pulses D are received, the interval between which (unit interval τ X ) is a multiple of the average period of pulses of MGI 1. In the considered embodiment of the device for achieving and maintaining the synchronism mode, the value of X X should not differ from the value of T 0 by more than Δt.
Пусть в исходном состоянии в распределителе импульсов, состоящем из реверсивного сдвигающего регистра 3 и элемента 4 ИЛИ-НЕ, логическая «1» присутствует на выходе регистра 3 с порядковым номером «5» (RG5 - диаграмма Ж на фиг.2). Тогда селектор 2 импульсов, в котором открыт вентиль - элемент 23 типа И, пропускает на свой выход импульс с выхода Б МГИ 1 (его порядковый номер равен «5», так как отсчет выходов МГИ 1 начинается с «0»). Этот импульс без изменения проходит через элемент 5 ИСКЛЮЧАЮЩЕЕ ИЛИ, если на другом входе этого элемента удерживается уровень логического «0» Л, поступающий с выхода логического блока 6.Suppose that in the initial state in the pulse distributor, consisting of a reversing shift register 3 and an OR-NOT element 4, a logical “1” is present at the output of register 3 with the serial number “5” (RG 5 - diagram Ж in figure 2). Then the pulse selector 2, in which the valve is open - element 23 of type I, passes a pulse from output B of the MHI 1 to its output (its serial number is “5”, since the counting of the outputs of the MHI 1 starts with “0”). This impulse passes without change through element 5 EXCLUSIVE OR, if at the other input of this element the level of logical “0” A, coming from the output of logical block 6, is kept.
Режиму синхронизма в описываемом устройстве соответствует совпадение во времени фронтов входного Д и выходного Е сигналов на зажимах 7 и 8 соответственно. Допустим, как показано в начале диаграммы (фиг.2), что выходной сигнал отстает от входного сигнала. Тогда фронт первого входного импульса Д приходится на высокий уровень логической «1» выходного импульса Е, который служит сигналом управления направлением сдвига в реверсивном сдвигающем регистре 3 и определяет сдвиг его информации вправо. Выходной сигнал D-триггера 31 в логическом блоке 6 (диаграмма И на фиг.2) также отображает направление сдвига. В результате уровень логической «1» перемещается из разряда RG5 в разряд RG6 (диаграмма Ж на фиг.2). После этого селектор 2 импульсов начинает через элементы 24 И и 26 ИЛИ передавать импульс В МГИ 1 на элемент 5 ИСКЛЮЧАЮЩЕЕ ИЛИ и далее на выходной зажим 8.The synchronism mode in the described device corresponds to the coincidence in time of the edges of the input D and output E signals at terminals 7 and 8, respectively. Assume, as shown at the beginning of the diagram (figure 2), that the output signal is behind the input signal. Then the front of the first input pulse D falls on a high level of logical “1” of the output pulse E, which serves as a signal to control the direction of the shift in the reversing shift register 3 and determines the shift of its information to the right. The output of the D-flip-flop 31 in the logic block 6 (diagram And in figure 2) also displays the direction of shift. As a result, the logic level “1” moves from the discharge RG 5 to the discharge RG 6 (diagram G in FIG. 2). After that, the pulse selector 2 starts through the elements 24 AND and 26 OR to transmit the pulse In MGI 1 to the element 5 EXCLUSIVE OR and then to the output terminal 8.
Если фронт следующего сигнала на входном зажиме 7 (Д) вновь приходится на высокий уровень выходного сигнала Е на выходном зажиме 8, то уровень «1» оказывается уже на выходе элемента 4 ИЛИ-НЕ (диаграмма К на фиг.1). Логический блок 6 не реагирует на такое событие, поскольку на входах его элементов 27 и 28 типа И нет совпадения «единиц». Уровень напряжения на выходе логического блока 6 (диаграмма Л) остается низким. На выходной зажим 8 через вентили 25 и 26 селектора 2 импульсов и элемент 5 ИСКЛЮЧАЮЩЕЕ ИЛИ проходит далее импульс Г со следующего по порядку выхода МГИ 1. Таким образом, благодаря направленному перебору селектором 2 импульсов с выходов МГИ 1 с каждым входным сигналом Д на зажиме 7 происходит приближение к нему по фазе выходного сигнала Е на зажиме 8.If the front of the next signal at the input terminal 7 (D) again falls at a high level of the output signal E at the output terminal 8, then the level "1" is already at the output of the element 4 OR NOT (diagram K in figure 1). Logic block 6 does not respond to such an event, since there is no coincidence of “units” at the inputs of its elements 27 and 28 of type AND. The voltage level at the output of logic block 6 (diagram A) remains low. To the output terminal 8, through the valves 25 and 26 of the pulse selector 2 and the EXCLUSIVE element 5, then the pulse G passes from the next in order output of the MGI 1. Thus, due to the directional selection by the selector of 2 pulses from the outputs of the MGI 1 with each input signal D at terminal 7 there is an approach to it in phase of the output signal E at terminal 8.
Если следующий входной сигнал Д также приходит раньше выходного сигнала Е, то уровень «1» с выхода элемента 4 ИЛИ-НЕ перемещается в младший разряд RG0 реверсивного сдвигающего регистра 3, что приводит к тому, что селектор 2 импульсов начинает выбирать импульс А с соответствующего выхода МГИ 1. Одновременно по спаду импульса на выходе элемента 4 ИЛИ-НЕ логический блок 6 изменяет уровень своего выходного напряжения на противоположный, т.е. на уровень логического «0» (диаграмма Л на фиг.2). Это происходит в результате возникновения импульса на входе Т-триггера 30, вызванного совпадением «единиц» на входах элемента 28 И. Элемент 5 ИСКЛЮЧАЮЩЕЕ ИЛИ начинает работать как инвертор, что обеспечивает инвертирование импульса А МГИ 1 и необходимое монотонное изменение фазы выходного сигнала Е на зажиме 8 в прежнем направлении.If the next input signal D also arrives earlier than the output signal E, then the level “1” from the output of element 4 OR NOT moves to the least significant bit RG 0 of the reverse shift register 3, which leads to the fact that the pulse selector 2 starts to select pulse A from the corresponding MGI output 1. At the same time, according to the decay of the pulse at the output of element 4, OR, NOT logic block 6 changes the level of its output voltage to the opposite, i.e. to the logical level "0" (diagram A in figure 2). This occurs as a result of the occurrence of a pulse at the input of the T-flip-flop 30, caused by the coincidence of “units” at the inputs of element 28 I. Element 5 EXCLUSIVE OR starts working as an inverter, which ensures the inversion of pulse A MGI 1 and the necessary monotonic change in the phase of the output signal E at the terminal 8 in the same direction.
Если следующий входной сигнал Д отстает от выходного сигнала Е, то направление сдвига в реверсивном сдвигающем регистре 3 изменяется на сдвиг влево и «1» переходит с его выхода RG0 на выход элемента 4 ИЛИ-НЕ, вновь подключая к входу элемента 5 ИСКЛЮЧАЮЩЕЕ ИЛИ через селектор 2 импульсов выход Г МГИ 1. Поскольку одновременно логический блок 6 опять изменяет свой выходной уровень (Л), то импульс Г проходит на выходной зажим 8 устройства без инвертирования. К этому моменту устройство завершает процесс установления синхронизма и далее осуществляет слежение за фазой входного сигнала.If the next input signal D is behind the output signal E, then the shift direction in the reverse shift register 3 changes to left shift and “1” switches from its output RG 0 to the output of element 4 OR NOT, reconnecting to the input of element 5 EXCLUSIVE OR through selector 2 pulses output Г MGI 1. Since at the same time the logic unit 6 again changes its output level (L), the pulse Г passes to the output terminal 8 of the device without inversion. At this point, the device completes the synchronization establishment process and then monitors the phase of the input signal.
Таким образом с каждым тактом работы производится коррекция текущей фазы выходного сигнала Е в направлении компенсации фазовой ошибки между ним и входным сигналом Д. В режиме синхронизма поддерживается синфазность выходного сигнала входному с погрешностью не более Δt по времени, или π/n в фазовом исчислении.Thus, with each clock cycle, the current phase of the output signal E is corrected in the direction of compensating for the phase error between it and the input signal D. In synchronism mode, the output signal is in phase with the input signal with an error of no more than Δt in time, or π / n in phase calculus.
Для исключения возможного в момент переключения селектора 2 импульсов дребезга фронта выходного сигнала устройство может быть снабжено дополнительным фазовым фильтром, как это предложено например в [4], либо просто выходным инерционным звеном.In order to exclude the possible at the moment of switching the selector 2 pulses of a bounce of the front of the output signal, the device can be equipped with an additional phase filter, as suggested for example in [4], or simply with an output inertial link.
ЛитератураLiterature
1. Патент ЕПВ №0185779, кл. H 03 L 7/00.1. EPO Patent No. 0185779, cl. H 03 L 7/00.
2. Патент РФ №2119717, кл. H 03 L 7/00.2. RF patent No. 21119717, class. H 03 L 7/00.
3. Патент РФ №2167493, кл. H 03 L 7/00 (прототип).3. RF patent No. 2167493, class. H 03 L 7/00 (prototype).
4. Авт. свид. СССР №1674231, кл. G 11 В 5/09.4. Auth. testimonial. USSR No. 1674231, cl. G 11 B 5/09.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2004111037/09A RU2267221C1 (en) | 2004-04-12 | 2004-04-12 | Digital device for phase synchronization |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2004111037/09A RU2267221C1 (en) | 2004-04-12 | 2004-04-12 | Digital device for phase synchronization |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2004111037A RU2004111037A (en) | 2005-10-20 |
| RU2267221C1 true RU2267221C1 (en) | 2005-12-27 |
Family
ID=35862644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2004111037/09A RU2267221C1 (en) | 2004-04-12 | 2004-04-12 | Digital device for phase synchronization |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2267221C1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109343473A (en) * | 2018-09-27 | 2019-02-15 | 中国科学院力学研究所 | A kind of control method of the high-speed, high precision multi-axial Simultaneous movement based on doubleclocking |
-
2004
- 2004-04-12 RU RU2004111037/09A patent/RU2267221C1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109343473A (en) * | 2018-09-27 | 2019-02-15 | 中国科学院力学研究所 | A kind of control method of the high-speed, high precision multi-axial Simultaneous movement based on doubleclocking |
| CN109343473B (en) * | 2018-09-27 | 2020-02-14 | 中国科学院力学研究所 | High-speed high-precision multi-axis synchronous motion control method based on double clocks |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2004111037A (en) | 2005-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4400817A (en) | Method and means of clock recovery in a received stream of digital data | |
| US7777534B2 (en) | Fraction-N frequency divider and method thereof | |
| KR0176696B1 (en) | Receiver with direct quadrature sampling of the input signal | |
| JP4127208B2 (en) | Frequency synthesizer | |
| US7157953B1 (en) | Circuit for and method of employing a clock signal | |
| WO1993013601A1 (en) | High resolution digitally controlled oscillator | |
| US6137332A (en) | Clock signal generator and data signal generator | |
| RU2267221C1 (en) | Digital device for phase synchronization | |
| EP1113616B1 (en) | Method for recovering a clock signal in a telecommunications system and circuit thereof | |
| RU2721231C1 (en) | Method of synchronizing clock pulses with external pulse | |
| US4955040A (en) | Method and apparatus for generating a correction signal in a digital clock recovery device | |
| US7477714B2 (en) | Phase adjusting circuit for minimized irregularities at phase steps | |
| JP4434277B2 (en) | Clock generation circuit and method of using the same | |
| US4210776A (en) | Linear digital phase lock loop | |
| RU2259630C1 (en) | Device for automatic-phase control of pulse generator | |
| JPH11205094A (en) | Frequency variable oscillator | |
| JP3763957B2 (en) | PLL device | |
| CN114337661B (en) | Decimal frequency dividing and dynamic phase shifting system based on PLL circuit | |
| JPH1032489A (en) | Digital delay controlled clock generator and delay locked loop using the clock generator | |
| JP2724781B2 (en) | Error rate detection circuit | |
| CN114337661A (en) | Fractional frequency division and dynamic phase shift system based on PLL circuit | |
| KR100532191B1 (en) | Frequency controller | |
| SU1725370A2 (en) | Controlled delay line | |
| RU2167493C1 (en) | Synchronizing device | |
| SU613504A1 (en) | Frequency divider with variable division factor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20060413 |
|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20060413 |
|
| RZ4A | Other changes in the information about an invention |