RU2259630C1 - Device for automatic-phase control of pulse generator - Google Patents
Device for automatic-phase control of pulse generator Download PDFInfo
- Publication number
- RU2259630C1 RU2259630C1 RU2004110286/09A RU2004110286A RU2259630C1 RU 2259630 C1 RU2259630 C1 RU 2259630C1 RU 2004110286/09 A RU2004110286/09 A RU 2004110286/09A RU 2004110286 A RU2004110286 A RU 2004110286A RU 2259630 C1 RU2259630 C1 RU 2259630C1
- Authority
- RU
- Russia
- Prior art keywords
- output
- outputs
- phase
- pulse generator
- pulse
- Prior art date
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
Область техники, к которой относится изобретениеFIELD OF THE INVENTION
Настоящее изобретение относится к технике генерирования импульсов с автоматической подстройкой их фазы, в частности к устройствам фазовой синхронизации с использованием мультифазного генератора импульсов.The present invention relates to techniques for generating pulses with automatic adjustment of their phase, in particular to phase synchronization devices using a multiphase pulse generator.
Уровень техникиState of the art
Для фазовой синхронизации генераторов импульсов применяются устройства с цифровым управлением фазой генерируемых импульсов, в частности устройства синхронизации с субквантованием шкалы отсчета фазы на основе мультифазного генератора импульсов. В таких устройствах благодаря дополнительному разделению периода генератора импульсов на множество равных интервалов, составляющих шаг квантования фазы, рабочая тактовая частота снижается во столько раз, сколько выходов имеет мультифазный генератор импульсов. Это позволяет резко снизить требования к быстродействию элементной базы устройства.For phase synchronization of pulse generators, devices with digital control of the phase of the generated pulses are used, in particular, synchronization devices with subquantization of the phase reference scale based on a multiphase pulse generator. In such devices, due to the additional division of the period of the pulse generator into many equal intervals constituting the phase quantization step, the operating clock decreases as many times as the outputs of the multiphase pulse generator. This allows you to drastically reduce the performance requirements of the element base of the device.
Известна цифровая петля фазовой автоподстройки [1], содержащая опорный кварцевый генератор и цепь задержки с отводами, к которым присоединены входы регистра для записи значений сигналов на отводах. Выходной мультиплексор, также соединенный с отводами цепи задержки своими информационными входами, выбирает сигнал с одного из отводов под управлением цифрового контроллера на основании измеренной фазовой разности. Недостаток данного аналога состоит в невысокой точности синхронизации, так как не обеспечивается равномерность шагов квантования фазы в пределах опорного периода из-за возможного отличия полного времени задержки цепи задержки от длительности опорного периода.A known digital phase-locked loop [1], containing a reference crystal oscillator and a delay circuit with taps, which are connected to the inputs of the register for recording the values of the signals at the taps. The output multiplexer, also connected to the taps of the delay circuit with its information inputs, selects a signal from one of the taps under the control of a digital controller based on the measured phase difference. The disadvantage of this analogue is the low accuracy of synchronization, since the uniformity of the phase quantization steps within the reference period is not ensured due to the possible difference between the total delay time of the delay circuit and the duration of the reference period.
Тот же принцип селекции выходного импульса из множества смещенных по фазе копий основного сигнала генератора импульсов использует устройство фазовой синхронизации [2]. Данный аналог состоит из мультифазного опорного генератора с выходным мультиплексором и блоков - регистра, шифратора, вычитателя и накапливающего сумматора, образующих цифровой сигнал управления мультиплексором на основании цифрового отсчета и преобразования текущей фазовой разности входного и выходного импульсов. Устройство отличается расширенной частотной полосой синхронизации, точность синхронизации определяется шагом квантования фазы, равным Δφ=2π/N (N - число фаз мультифазного генератора импульсов). Недостатком устройства является его сложность.The same principle of selection of the output pulse from the set of phase-shifted copies of the main signal of the pulse generator is used by the phase synchronization device [2]. This analogue consists of a multiphase reference generator with an output multiplexer and blocks - a register, an encoder, a subtractor and an accumulating adder, which form a digital control signal of the multiplexer based on a digital readout and conversion of the current phase difference of the input and output pulses. The device has an extended synchronization frequency band; the synchronization accuracy is determined by the phase quantization step equal to Δφ = 2π / N (N is the number of phases of the multiphase pulse generator). The disadvantage of this device is its complexity.
Известно также устройство синхронизации [3], состоящее из мультифазного генератора импульсов в виде многоотводной линии задержки с обратной связью через первый мультиплексор и инвертор, второго мультиплексора с элементом ИСКЛЮЧАЮЩЕЕ ИЛИ на выходе, первого и второго реверсивных счетчиков импульсов, управляющих мультиплексорами, и фазочастотного компаратора. В этом устройстве осуществляется одновременно автоподстройка частоты мультифазного генератора импульсов с помощью первых счетчика и мультиплексора и автоподстройка фазы выходного сигнала с помощью вторых счетчика и мультиплексора. Недостатками данного аналога являются сложность структуры и ограниченные функциональные возможности, поскольку ввиду присущего ему эффекта частотной дискриминации устройство нельзя использовать с нерегулярными кодовыми входными сигналами.A synchronization device [3] is also known, consisting of a multiphase pulse generator in the form of a multi-tap delay line with feedback through the first multiplexer and inverter, a second multiplexer with an EXCLUSIVE OR element at the output, the first and second reverse pulse counters controlling the multiplexers, and a phase-frequency comparator. In this device, the frequency of the multiphase pulse generator is automatically locked at the same time using the first counter and multiplexer and the output signal is locked at the same time using the second counter and multiplexer. The disadvantages of this analogue are the complexity of the structure and limited functionality, since due to the inherent effect of frequency discrimination, the device cannot be used with irregular code input signals.
Из известных аналогов наиболее близким по технической сущности к настоящему изобретению является устройство фазовой автоподстройки генератора импульсов [4]. Данное устройство, выбранное за прототип, состоит из мультифазного генератора импульсов, выходами подключенного к соответствующим сигнальным входам селектора импульсов в виде мультиплексора, выход которого соединен с выходным зажимом устройства. Кроме того, имеется реверсивный счетчик импульсов, сигнальным входом связанный с входным зажимом, входом управления направлением счета - с выходным зажимом, а выходами подключенный к соответствующим адресным входам мультиплексора.Of the known analogues, the closest in technical essence to the present invention is a phase-locked loop device of a pulse generator [4]. This device, selected for the prototype, consists of a multiphase pulse generator, outputs connected to the corresponding signal inputs of the pulse selector in the form of a multiplexer, the output of which is connected to the output terminal of the device. In addition, there is a reversible pulse counter, a signal input connected to the input terminal, an input for controlling the direction of the account with an output terminal, and outputs connected to the corresponding address inputs of the multiplexer.
При ограниченной частотной полосе синхронизации устройство отличается простой структурой. Однако время задержки при выборе выходного импульса мультифазного генератора импульсов в качестве выходного сигнала устройства в устройстве-прототипе довольно велико. Суммарное время задержки включает, в частности, время задержки распространения переноса по межразрядным цепям реверсивного счетчика импульсов и время дешифрирования адреса в мультиплексоре. В течение этого времени состояние выходного сигнала устройства не определено, то есть имеется зона нечувствительности, которая особенно проявляется при высокой частоте входных сигналов. Таким образом, недостатком устройства-прототипа является ограниченный сверху диапазон рабочей частоты входных сигналов и возможные искажения выходных импульсов ввиду зоны нечувствительности при переключении мультиплексора в процессе фазовой автоподстройки.With a limited synchronization frequency band, the device has a simple structure. However, the delay time when choosing the output pulse of a multiphase pulse generator as the output signal of the device in the prototype device is quite large. The total delay time includes, in particular, the delay time of the propagation of the transfer along the inter-bit circuits of the reversible pulse counter and the time of decoding the address in the multiplexer. During this time, the state of the output signal of the device is not defined, that is, there is a deadband, which is especially manifested at a high frequency of input signals. Thus, the disadvantage of the prototype device is the limited upper range of the operating frequency of the input signals and the possible distortion of the output pulses due to the deadband when switching the multiplexer during phase-locked loop.
Сущность изобретенияSUMMARY OF THE INVENTION
Целью настоящего изобретения является расширение частотного диапазона входных сигналов и уменьшение искажений генерируемых импульсов. Указанная цель достигается путем специального исполнения селектора импульсов (мультиплексора), который управляется реверсивным сдвигающим регистром, и введения в устройство логического фильтра. Направление перемещения единственной "единицы" по разрядам реверсивного сдвигающего регистра задается фазовым отношением входного и выходного сигналов устройства. Положение "единицы" в разрядной сетке определяет порядковый номер выхода мультифазного генератора импульсов (МГИ), импульс с которого выбирается селектором импульсов в качестве выходного сигнала устройства фазовой автоподстройки. За счет этого фаза выходного сигнала приближается к фазе входного сигнала, а в дальнейшем отслеживает ее. Поскольку коррекция фазы выходного сигнала производится только в моменты поступления входных сигналов, то эффект частотной дискриминации исключается. Поэтому устройство способно работать с нерегулярными сигналами данных, восстанавливая синхросигналы, необходимые для декодирования данных. Логический фильтр устраняет искажения выходных импульсов устройства, проявляющиеся в прототипе как короткие ложные импульсы в момент переключения селектора импульсов.The aim of the present invention is to expand the frequency range of the input signals and reduce distortion of the generated pulses. This goal is achieved by special execution of the pulse selector (multiplexer), which is controlled by a reversing shift register, and introducing a logical filter into the device. The direction of movement of a single "unit" in the digits of the reverse shift register is determined by the phase ratio of the input and output signals of the device. The position of the “unit” in the discharge grid determines the serial number of the output of the multiphase pulse generator (MGI), the pulse from which is selected by the pulse selector as the output signal of the phase-locked loop device. Due to this, the phase of the output signal approaches the phase of the input signal, and subsequently monitors it. Since the correction of the phase of the output signal is performed only at the moments of arrival of the input signals, the effect of frequency discrimination is excluded. Therefore, the device is able to work with irregular data signals, restoring the clock signals necessary for decoding data. The logic filter eliminates the distortion of the output pulses of the device, manifested in the prototype as short false pulses at the time of switching the pulse selector.
С этой целью в цифровое устройство фазовой синхронизации, содержащее МГИ, выходами подключенный к соответствующим сигнальным входам селектора импульсов, дополнительно введены реверсивный сдвигающий регистр, элемент ИЛИ-НЕ и логический фильтр. При этом тактовый вход реверсивного сдвигающего регистра подключен к входному зажиму устройства, его вход управления направлением сдвига присоединен к выходному зажиму устройства, а объединенные сигнальные входы для последовательной записи информации при сдвиге вправо и влево соединены с выходом элемента ИЛИ-НЕ. Выходы сдвигающего регистра и выход элемента ИЛИ-НЕ подключены к соответствующим управляющим входам селектора импульсов. Вновь введенный логический фильтр, в свою очередь, включен между выходом селектора импульсов и выходным зажимом устройства.For this purpose, a reversible shift register, an OR-NOT element, and a logic filter are additionally introduced into the digital phase synchronization device containing the MGI, the outputs connected to the corresponding signal inputs of the pulse selector. In this case, the clock input of the reversing shift register is connected to the input terminal of the device, its input for controlling the direction of shift is connected to the output terminal of the device, and the combined signal inputs for sequential recording of information when shifting to the right and left are connected to the output of the OR-NOT element. The outputs of the shift register and the output of the element are NOT connected to the corresponding control inputs of the pulse selector. The newly introduced logic filter, in turn, is connected between the output of the pulse selector and the output terminal of the device.
При 2n выходов МГИ реверсивный сдвигающий регистр должен быть (2n-1) - разрядным, а селектор импульсов иметь по 2n управляющих и сигнальных входов.With 2n outputs of the MHI, the reversible shift register must be (2n-1) - bit, and the pulse selector must have 2n control and signal inputs.
В предпочтительном варианте исполнения МГИ выполняется в виде последовательной цепи n элементов задержки, причем выход каждого элемента задержки подключен также к входу соответствующего буферного элемента с прямым и инверсным выходами. Последовательная цепь элементов задержки замкнута в кольцо, для чего инверсный выход буферного элемента, соединенного с выходом n-го элемента задержки, подключен к входу первого элемента задержки. Множество прямых выходов всех буферных элементов образуют одну группу n выходов МГИ, а множество их инверсных выходов - другую группу n выходов МГИ. Элементами задержки могут служить секции многоотводной электромагнитной линии задержки, однако предпочтительно применение электронных элементов задержки, допускающих ручное и электронное регулирование времени задержки.In a preferred embodiment, the MHI is implemented as a series circuit of n delay elements, the output of each delay element being connected also to the input of the corresponding buffer element with direct and inverse outputs. The serial circuit of the delay elements is closed in a ring, for which the inverse output of the buffer element connected to the output of the nth delay element is connected to the input of the first delay element. The set of direct outputs of all buffer elements form one group of n MGI outputs, and the set of their inverse outputs form another group of n MGI outputs. The delay elements may be sections of the multi-tap electromagnetic delay line, however, it is preferable to use electronic delay elements that allow manual and electronic control of the delay time.
Селектор импульсов может быть построен на 2n элементах И, выходами подключенных к соответствующим входам элемента ИЛИ. При этом первые входы всех элементов И служат сигнальными входами, а вторые входы всех элементов И - управляющими входами селектора импульсов, выходом которого является выход элемента ИЛИ.The pulse selector can be built on 2n AND elements, outputs connected to the corresponding inputs of the OR element. In this case, the first inputs of all AND elements serve as signal inputs, and the second inputs of all AND elements act as control inputs of the pulse selector, the output of which is the output of the OR element.
Логический фильтр игнорирует входные импульсы с длительностью, меньшей времени задержки элемента задержки, входящего в состав МГИ. Он может состоять из инерционного звена, например RC-цепи первого порядка с соответствующей постоянной времени, нагруженного на триггер Шмитта.The logic filter ignores input pulses with a duration shorter than the delay time of the delay element included in the MGI. It can consist of an inertial link, for example, a first-order RC circuit with a corresponding time constant loaded on a Schmitt trigger.
Перечень фигур чертежейList of drawings
На фиг.1 представлена функциональная электрическая схема устройства фазовой автоподстройки генератора импульсов в соответствии с настоящим изобретением.Figure 1 presents a functional electrical diagram of a phase-locked loop device of a pulse generator in accordance with the present invention.
На фиг.2 показаны временные диаграммы сигналов, иллюстрирующие принцип действия устройства фазовой автоподстройки генератора импульсов, схема которого изображена на фиг.1.Figure 2 shows the timing diagrams of the signals illustrating the principle of operation of the phase-locked loop device of the pulse generator, the circuit of which is shown in figure 1.
Сведения, подтверждающие возможность осуществления изобретения.Information confirming the possibility of carrying out the invention.
Схема устройства фазовой автоподстройки генератора импульсов (фиг.1) содержит МГИ 1, 2n выходов которого подключены к 2n сигнальным входам селектора 2 импульсов. В описываемом примере осуществления изобретения на схеме для определенности принято n=8. Селектор 2 импульсов своими 2n управляющими входами соединен с соответствующими выходами (2n-1) - разрядного реверсивного сдвигающего регистра 3 и выходом элемента 4 ИЛИ-НЕ. Входы элемента 4 ИЛИ-НЕ присоединены к выходам указанного регистра 3. В устройстве имеется также логический фильтр 5, входом соединенный с выходом селектора 2 импульсов, а выходом - с выходным зажимом 6. При этом тактовый вход С реверсивного сдвигающего регистра 3 присоединен к входному зажиму 7, его вход М управления направлением сдвига - к выходному зажиму 6, а объединенные входы DR и DL последовательной записи информации при сдвиге соответственно вправо и влево - с выходом элемента 4 ИЛИ-НЕ.The scheme of the phase-locked loop device of the pulse generator (Fig. 1) contains an MHI 1, 2n outputs of which are connected to 2n signal inputs of the pulse selector 2. In the described embodiment of the invention, n = 8 is taken for definiteness in the diagram. The selector 2 pulses with its 2n control inputs is connected to the corresponding outputs (2n-1) - bit reversible shift register 3 and the output of the element 4 OR NOT. The inputs of element 4 are NOT connected to the outputs of the specified register 3. The device also has a logic filter 5 connected to the output of the pulse selector 2 by an input and an output to output terminal 6. In this case, the clock input C of the reverse shift register 3 is connected to the input terminal 7, its input M controls the direction of the shift to the output terminal 6, and the combined inputs DR and DL of the sequential recording of information when shifting to the right and left, respectively, with the output of element 4 OR NOT.
МГИ 1 в представленном варианте осуществления изобретения выполнен в виде кольца из n элементов 8...15 задержки, замкнутого через инвертор. Выход каждого элемента 8...15 задержки подключен к входу своего буферного элемента, все буферные элементы, имеющие прямой и инверсный выходы, показаны на фиг.1 единым блоком 16. Элементы задержки передают фронт и спад своего входного импульса с одинаковой задержкой, ими могут служить секции многоотводной электромагнитной линии задержки или электронные элементы задержки. Электронные элементы задержки предпочтительны для интегрального исполнения устройства и допускают ручное либо автоматическое регулирование времени задержки с целью стабилизации частоты импульсов МГИ 1. Первую половину выходов МГИ 1, перекрывающих диапазон 0...π в фазовом измерении периода импульсов МГИ 1 образует множество прямых выходов буферных элементов 16, вторую половину выходов в диапазоне 0...2π - множество их инверсных выходов. Кольцо из элементов 8...15 задержки замкнуто путем подключения входа элемента 8 задержки к инверсному выходу буферного элемента из блока 16, связанного с выходом элемента 15 задержки.MGI 1 in the presented embodiment of the invention is made in the form of a ring of n delay elements 8 ... 15, closed through an inverter. The output of each delay element 8 ... 15 is connected to the input of its buffer element, all buffer elements having direct and inverse outputs are shown in Fig. 1 as a single block 16. The delay elements transmit the front and fall of their input pulse with the same delay, they can serve as a section of a multi-tap electromagnetic delay line or electronic delay elements. Electronic delay elements are preferable for the integral design of the device and allow manual or automatic control of the delay time in order to stabilize the frequency of the MHI pulses 1. The first half of the MHI 1 outputs covering the range 0 ... π in the phase measurement of the MHI 1 pulse period forms a lot of direct outputs of the buffer elements 16, the second half of the outputs in the range 0 ... 2π is the set of their inverse outputs. The ring of the delay elements 8 ... 15 is closed by connecting the input of the delay element 8 to the inverse output of the buffer element from block 16 associated with the output of the delay element 15.
Селектор 2 импульсов может быть выполнен по общеизвестной схеме в виде двухступенчатой структуры из элементов И, показанных единым блоком 17, и элемента 18 типа ИЛИ, собирающего выходы элементов И на общий выход селектора 2 импульсов.The pulse selector 2 can be made according to a well-known scheme in the form of a two-stage structure of AND elements shown as a single block 17 and an OR element 18 collecting the outputs of the AND elements to the general output of the 2 pulse selector.
Логический фильтр 5 может состоять из каскадного соединения инерционного звена в виде RC-фильтра нижних частот 19, 20 и триггера Шмитта 21. Постоянная времени RC-фильтра нижних частот 19, 20 выбирается соизмеримой с временем задержки одного из элементов 8...15 задержки.Logic filter 5 may consist of a cascade inertial link in the form of an RC low-pass filter 19, 20 and Schmitt trigger 21. The time constant of the RC low-pass filter 19, 20 is selected commensurate with the delay time of one of the delay elements 8 ... 15.
Необходимо отметить, что схемы описанных выше вариантов функциональных блоков не являются единственно возможными и допускают другое исполнение в зависимости от элементной базы и рабочей частоты устройства.It should be noted that the circuits of the above-described variants of functional blocks are not the only possible ones and allow different execution depending on the element base and the operating frequency of the device.
Работа устройства иллюстрируется временными диаграммами сигналов, показанными на фиг.2.The operation of the device is illustrated by the timing diagrams of the signals shown in figure 2.
МГИ 1 непрерывно вырабатывает на своих 2n выходах импульсы типа "меандр", следующие с периодом Т=2nΔt, где Δt - время задержки одного из одинаковых элементов 8...15 задержки, входящих в состав МГИ 1. Импульс на каждом следующем по порядку выходе задержан относительно импульса на предшествующем выходе на время Δt. Множество импульсов, вырабатываемых на прямых выходах буферных элементов 16, располагаются в диапазоне от 0 до π периода (диаграммы Ф0...Ф7 на фиг.2) и образуют первую группу выходных импульсов МГИ 1. Множество импульсов, вырабатываемых на инверсных выходах буферных элементов 16 и представляющих собой инверсию импульсов первой группы выходов МГИ 1, образуют вторую группу выходных импульсов МГИ 1 и перекрывают фазовый диапазон от π до 2π (диаграммы Ф8...Ф15 на фиг.2).MHI 1 continuously generates meander pulses at its 2n outputs, followed by a period of T = 2nΔt, where Δt is the delay time of one of the same delay elements 8 ... 15 that are part of the MHI 1. The pulse at each next output in order delayed relative to the pulse at the previous output for the time Δt. The set of pulses generated at the direct outputs of the buffer elements 16 are in the range from 0 to π of the period (diagram Ф 0 ... Ф 7 in Fig. 2) and form the first group of output pulses of the MGI 1. The set of pulses generated at the inverse outputs of the buffer elements 16 and representing the inversion of the pulses of the first group of outputs of the MHI 1, form the second group of output pulses of the MHI 1 and cover the phase range from π to 2π (diagrams F 8 ... F 15 in figure 2).
Импульсы со всех 2n выходов МГИ 1 одновременно поступают на первые входы соответствующих 2n элементов 17 типа И в селекторе 2 импульсов, на вторые входы этих элементов поступают логические уровни с соответствующих (2n-1) выходов реверсивного сдвигающего регистра 3 и выхода элемента 4 ИЛИ-НЕ. Реверсивный сдвигающий регистр 3 и элемент 4 ИЛИ-НЕ, выходом подключенный к объединенному входу DR+DL последовательной записи информации регистра 3, образуют распределитель импульсов с 2n выходами. В любой момент времени только на одном из 2n выходов такого распределителя импульсов присутствует уровень логической "1", на остальных выходах при этом сохраняется уровень "0". Направление сдвига информации в регистре 3 задается логическим уровнем напряжения по его входу М управления направлением сдвига, поступающим с выходного зажима 6 устройства. Если на управляющем входе М присутствует уровень "0", то происходит сдвиг информации влево, если уровень "1", то - вправо. При сдвиге информации в любом направлении, пока на одном из выходов регистра 3 имеется "1", на выходе элемента 4 ИЛИ-НЕ остается уровень логического "0". Поэтому в момент прихода тактового импульса на вход С регистра 3 в освобождающийся в процессе сдвига левый (при сдвиге вправо) или правый (при сдвиге влево) разряд регистра 3 записывается "0". Когда все разряды регистра 3 обнуляются, уровень "1" появляется на выходе элемента 4 ИЛИ-НЕ. В следующем после этого такте "1" записывается в крайний разряд регистра 3, что приводит к возвращению исходного уровня "0" на выход элемента 4 ИЛИ-НЕ.Pulses from all 2n outputs of MGI 1 simultaneously arrive at the first inputs of the corresponding 2n elements of type 17 AND in the 2 pulse selector, logic levels from the corresponding (2n-1) outputs of the reverse shift register 3 and the output of element 4 OR NOT . The reversible shift register 3 and the OR-NOT element 4, connected to the combined DR + DL input of the serial recording of register 3 information, form a pulse distributor with 2n outputs. At any moment of time, only one of the 2n outputs of such a pulse distributor has a logic level of "1", while the remaining outputs retain the level of "0". The direction of the shift of information in the register 3 is set by the logical voltage level at its input M control the direction of the shift coming from the output terminal 6 of the device. If at the control input M there is level "0", then there is a shift of information to the left, if level "1", then to the right. When the information is shifted in any direction, while one of the outputs of register 3 has "1", the output of element 4 is OR-NOT remains the level of logical "0". Therefore, at the moment of arrival of the clock pulse at the input C of register 3, the left (when shifting to the right) or right (when shifting to the left) discharge of register 3 is written “0”, which is freed up during the shift. When all bits of register 3 are reset, level "1" appears at the output of element 4 OR NOT. In the next after this measure, “1” is written to the last bit of register 3, which leads to the return of the initial level “0” to the output of element 4 OR NOT.
На входной зажим 7 поступают входные сигналы Х (фиг.2), интервал между которыми (единичный интервал τX) кратен в среднем периоду Т0 импульсов МГИ 1. В рассматриваемом примере осуществления устройства для достижения и удержания режима синхронизма значение τX не должно отличаться от значения Т0 более, чем на Δt. Входные сигналы могут быть нерегулярными, если представляют собой информационный поток битов.The input terminal 7 receives input signals X (Fig. 2), the interval between which (unit interval τ X ) is a multiple of the average period T 0 of the pulses of MGI 1. In this example, the implementation of the device to achieve and hold the synchronism mode, the value of τ X should not differ from the value of T 0 more than Δt. Input signals may be irregular if they are an information bit stream.
Пусть в исходном состоянии в распределителе импульсов, состоящем из реверсивного сдвигающего регистра 3 и элемента 4 ИЛИ-НЕ, логическая "1" присутствует на выходе регистра 3 с порядковым номером "6" (RG/Q6 - диаграмма позиции "1" на фиг.2). Тогда селектор 2 импульсов, в котором открыт соответствующий вентиль - элемент типа И из блока 17, пропускает через элемент 18 ИЛИ на свой выход импульс Y (фиг.2) с выхода Ф6 МГИ 1.Let in the initial state in the pulse distributor, consisting of a reverse shift register 3 and an element 4 OR NOT, a logical "1" is present at the output of register 3 with the serial number "6" (RG / Q6 - position diagram "1" in figure 2 ) Then the pulse selector 2, in which the corresponding valve is open - an element of type And from block 17, passes pulse Y through the element 18 OR to its output (Fig. 2) from the output of F 6 MGI 1.
Режиму синхронизма в описываемом устройстве соответствует совпадение во времени фронтов входного Х и выходного Y сигналов на зажимах 7 и 6 соответственно. Допустим, как показано в начале диаграммы (фиг.2), что фронт выходного сигнала Y на выходном зажиме 6 появляется прежде, чем на входной зажим 7 поступает фронт входного сигнала X. Тогда фронт первого входного импульса Х приходится на высокий уровень логической "1" выходного импульса Y, который служит сигналом управления направлением сдвига в реверсивном сдвигающем регистре 3 и определяет сдвиг его информации вправо. В результате уровень логической "1" перемещается из разряда RG/Q6 в разряд RG/Q7 (фиг.2). После этого селектор 2 импульсов начинает через соответствующий элемент И блока 17 и элемент 18 ИЛИ передавать на выходной зажим 6 импульс Ф7 МГИ 1.The synchronism mode in the described device corresponds to the coincidence in time of the edges of the input X and output Y signals at terminals 7 and 6, respectively. Suppose, as shown at the beginning of the diagram (figure 2), that the front of the output signal Y at the output terminal 6 appears before the front of the input signal X arrives at the input terminal 7. Then the front of the first input pulse X is at a high level of logic "1" output pulse Y, which serves as a signal to control the direction of the shift in the reversing shift register 3 and determines the shift of its information to the right. As a result, the logical level “1” moves from the discharge RG / Q6 to the discharge RG / Q7 (Fig.2). After that, the selector 2 pulses through the corresponding element And block 17 and the element 18 OR to transmit to the output terminal 6, the pulse F 7 MGI 1.
Если фронт следующего сигнала на входном зажиме 7 (X) вновь приходится на высокий уровень выходного сигнала Y на выходном зажиме 6, то уровень "1" оказывается уже на выходе Q8 регистра 3. Как видно непосредственно из диаграммы, сдвиг вправо "1" по разрядам регистра 3 приводит к смещению вправо по оси времени сигнала Y в следующем такте. Таким образом осуществляется коррекция фазы выходного сигнала Y в направлении компенсации фазовой ошибки. Благодаря направленному перебору селектором 2 импульсов с выходов МГИ 1, с каждым входным сигналом Х на зажиме 7 происходит приближение к нему по фазе выходного сигнала Y на зажиме 6. Так продолжается до тех пор, пока фронт очередного входного сигнала Х не придется уже на низкий уровень логического "0" выходного сигнала Y. Тогда (см. фиг.2) направление сдвига в регистре 3 изменится на противоположное, что обусловит коррекцию фазовой ошибки в необходимом направлении.If the front of the next signal at input terminal 7 (X) again falls at a high level of output signal Y at output terminal 6, then level "1" is already at output Q8 of register 3. As you can see directly from the diagram, a shift to the right is "1" in digits register 3 leads to a shift to the right along the time axis of the signal Y in the next clock cycle. In this way, the phase of the output signal Y is corrected in the direction of phase error compensation. Due to the directional selection by the selector of 2 pulses from the outputs of MGI 1, with each input signal X on terminal 7, the phase of the output signal Y on terminal 6 approaches it. This continues until the edge of the next input signal X is already low logical "0" of the output signal Y. Then (see figure 2) the direction of shift in the register 3 will change to the opposite, which will cause the correction of the phase error in the desired direction.
После этого устройство работает в режиме синхронизма, в котором поддерживается синфазность выходного и входного сигналов (совпадение во времени их фронтов) с погрешностью не более Δt по времени, или π/n в фазовом исчислении.After that, the device operates in synchronism mode, in which the output and input signals are in phase (coincidence in time of their edges) with an error of no more than Δt in time, or π / n in phase calculation.
Для пояснения роли логического фильтра 5 выходные сигналы Y на фиг.2 показаны такими, какими они получаются непосредственно на выходе селектора 2 импульсов. В режиме синхронизма при переключении селектора 2 импульсов возможен "дребезг" фронта сигнала на его выходе. Благодаря сглаживанию фронтов сигналов RC-фильтром 19, 20 и гистерезисной передаточной характеристике триггера 21 Шмитта в логическом фильтре 5. результирующие сигналы на выходном зажиме 6 не имеют "дребезга". Время задержки логического фильтра 5 на динамике работы устройства не отражается.To explain the role of the logical filter 5, the output signals Y in figure 2 are shown as they are obtained directly at the output of the pulse selector 2. In the synchronism mode, when the selector of 2 pulses is switched, a "bounce" of the signal front at its output is possible. Due to the smoothing of the signal fronts by the RC filter 19, 20 and the hysteretic transfer characteristic of the Schmitt trigger 21 in the logic filter 5. the resulting signals on the output terminal 6 do not have a “bounce”. The delay time of the logical filter 5 on the dynamics of the device is not reflected.
ЛитератураLiterature
1. Патент ЕПВ №0185779, кл. H 03 L 7/00.1. EPO Patent No. 0185779, cl. H 03 L 7/00.
2. Патент РФ №2119717, кл. H 03 L 7/00.2. RF patent No. 21119717, class. H 03 L 7/00.
3. Патент РФ №2167493, кл. H 03 L 7/00.3. RF patent No. 2167493, class. H 03 L 7/00.
4. Чулков В.А. Дискретно-фазовая автоподстройка в устройстве синхронизации данных. - Вопросы радиоэлектроники, сер. ЭВТ, 1990, вып.13, с.71, рис.1 (прототип).4. Chulkov V.A. Discrete-phase auto-tuning in a data synchronization device. - Questions of radio electronics, ser. EVT, 1990, issue 13, p. 71, Fig. 1 (prototype).
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2004110286/09A RU2259630C1 (en) | 2004-04-05 | 2004-04-05 | Device for automatic-phase control of pulse generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2004110286/09A RU2259630C1 (en) | 2004-04-05 | 2004-04-05 | Device for automatic-phase control of pulse generator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2259630C1 true RU2259630C1 (en) | 2005-08-27 |
Family
ID=35846769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2004110286/09A RU2259630C1 (en) | 2004-04-05 | 2004-04-05 | Device for automatic-phase control of pulse generator |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2259630C1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2449922C1 (en) * | 2010-11-15 | 2012-05-10 | Открытое акционерное общество Московский научно-производственный комплекс "Авионика" имени О.В. Успенского (ОАО МНПК "Авионика") | Aircraft landing approach automatic control |
| RU2449923C1 (en) * | 2010-11-15 | 2012-05-10 | Открытое акционерное общество Московский научно-производственный комплекс "Авионика" имени О.В. Успенского (ОАО МНПК "Авионика") | Aircraft landing approach acs |
-
2004
- 2004-04-05 RU RU2004110286/09A patent/RU2259630C1/en not_active IP Right Cessation
Non-Patent Citations (1)
| Title |
|---|
| ЧУЛКОВ В.А. Дискретно-фазовая автоподстройка в устройстве синхронизации данных. Вопросы радиоэлектроники. Сер. ЭВТ. 1990, вып. 13, с.71, рис.1. * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2449922C1 (en) * | 2010-11-15 | 2012-05-10 | Открытое акционерное общество Московский научно-производственный комплекс "Авионика" имени О.В. Успенского (ОАО МНПК "Авионика") | Aircraft landing approach automatic control |
| RU2449923C1 (en) * | 2010-11-15 | 2012-05-10 | Открытое акционерное общество Московский научно-производственный комплекс "Авионика" имени О.В. Успенского (ОАО МНПК "Авионика") | Aircraft landing approach acs |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5268656A (en) | Programmable clock skew adjustment circuit | |
| US7629915B2 (en) | High resolution time-to-digital converter and method thereof | |
| EP0711472B1 (en) | Clock phase shifting method and apparatus | |
| KR100605577B1 (en) | Register controlled delay locked loop and its control method | |
| US7777534B2 (en) | Fraction-N frequency divider and method thereof | |
| JP4127208B2 (en) | Frequency synthesizer | |
| US7157953B1 (en) | Circuit for and method of employing a clock signal | |
| JPH07101847B2 (en) | Digital Phase Locked Loop Device | |
| US7233628B2 (en) | Data transmission | |
| RU2259630C1 (en) | Device for automatic-phase control of pulse generator | |
| CN109787593B (en) | Digital pulse width modulation circuit | |
| JP4434277B2 (en) | Clock generation circuit and method of using the same | |
| US4955040A (en) | Method and apparatus for generating a correction signal in a digital clock recovery device | |
| US7236552B2 (en) | Data transmission | |
| US7170962B2 (en) | Data transmission | |
| JPH08321775A (en) | Frequency divider | |
| RU2267221C1 (en) | Digital device for phase synchronization | |
| KR100532191B1 (en) | Frequency controller | |
| JP2007306580A (en) | Frequency synthesizer | |
| JPH0951255A (en) | Delay clock generating circuit | |
| RU2119717C1 (en) | Device for phase synchronization | |
| RU2173933C1 (en) | Digital phase inverter | |
| RU757U1 (en) | Digitally controlled phase shifter | |
| CN114337661A (en) | Fractional frequency division and dynamic phase shift system based on PLL circuit | |
| JPS63107318A (en) | Variable frequency divider |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20060406 |
|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20060406 |
|
| RZ4A | Other changes in the information about an invention |