SU866771A1 - Устройство дискретной фазовой автоподстройки частоты - Google Patents
Устройство дискретной фазовой автоподстройки частоты Download PDFInfo
- Publication number
- SU866771A1 SU866771A1 SU802872362A SU2872362A SU866771A1 SU 866771 A1 SU866771 A1 SU 866771A1 SU 802872362 A SU802872362 A SU 802872362A SU 2872362 A SU2872362 A SU 2872362A SU 866771 A1 SU866771 A1 SU 866771A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- phase
- block
- frequency
- inputs
- outputs
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
(54) УСТРОЙСТВО ДИС№ЕТНОЙ ФАЗОВОЙ АВТОПОДСТРОЙКИ ЧАСТОТЫ
I
Изобретение относитс к области электросв зи и может использоватьс в аппаратуре передачи дискретной ин(}юрмации дл обеспечени синхронности работы приемной и передающей частей.
Известно устройство фазовой синхронизации , содержащее последовательно соединенные задающий генератор, линию задержки , блок элементов И, элемент ИЛИ, делитель, фазовый дискриминатор и триггер 1.
Недостаток известного устройства заключаетс в невысокой точности автоподстройки частоты в высокоскоростных каналах передачи данных.
Цель изобретени - повышение точности ()азировани .
Дл достижени поставленной цели в устройство дискретной фазовой автоподстройки частоты, содержащее последовательно соединенные задающий генератор, линию задержки, блок элементов И, элемент ИЛИ, делитель частоты, фазовый дискриминатор и триггер, выходы которого подсоединены к другим входам блока элементов И, введены последовательно соединенные блок фазового сдвига и дополнительна лини задержки, выходы которой подсоединены к дополнительным вхо-дам блока элементов И, вход блока (разового сдвига подключен к соответствующему выходу задающего генератора, а выход элемента ИЛИ подсоединен к дополнительному входу триггера.
10
На фиг. 1 представлена структурноэлектрическа схема устройства; на фиг.2 (а, б) - импульсные последовательности, по сн ющие работу устройства.
Устройство дискретной фазовой авто15 подстройки частоты содержит задающий генератор 1, один выход которого непосредственно , а второй - через блок 2 ({газового сдвига, подсоединены к двум лини м 3 и 4 задержки, выходы которых
20 подключены к первым входам блока 5 элементов И. Выходы блока 5 элементов И, объединенные на элементе ИЛИ 6, подключены к делителю 7 частоты. Синхрон эирующа последовательность импульсов под ключена к фазовому дискриминатору 8, к другому входу которого подключен выход делител 7 частоты, вл ющийс выходом всего устройства. Выходы фазового дискриминатора 8 подсоединены к входам триггера 9, к дополнительному входу которого подключен выход элемента ИЛИ 6. Пр мые и инверюные выходы триггера 9 подключены к другим входам блока 5 элементов И и управл ют их работой. Устройство работает следующим образом . Задающий генератор 1 вырабатывает последовательность импульсов частотой |sl t, где {- частота входной синхронизирующей последовательности (фиг. 26). Сдвинутые по фазе последовательности им пульсов, выходы линий 3 и 4 задержки поступают на первые входы элементов И 5 . Линии 3 и 4 задержки осуществл ют сдвиг фаз последовательностей импульсов так, чтобы суммарный сдвиг фаз на одной линии задержки был меньще половины периода частоты N1 на величину задержки между соседними отводами (фиг. 26). К другим входам элементов И 5 подключены выходы триггера 9 таким образом, что бы обеспечить прохождение последователькости импульсов только через один эле- мент И 5 -i . Импульсна последовательность Ni через элемент И 5 , на который подано разрещающее воздействие, через элемент ИЛИ 6 поступает на вход делител 7 частоты, который понижает частоту импульсной последовательности до чистоты . В фазовом дискриминаторе 8 происходит сравнение фаз импульсной пос ледовательности и синхронизирующей им пульсной послецовательносги j.. При наличии рассогласовани фаз на одном из вь5ходов фазового дискриминатора 8 в зависимости от знака рассогласовани по витс сигнал, поступающий на соответству ющий вход многосгабильного триггера 9 и вычитает при оставании фазы или при бавл ет при опережении фазы импульсной последовательности по отнощению к IQ единицу к вращающемус в нем коду. Например , при отставании фазы код, хран -: щийс в триггере 9, уменьщитс на единицу , в результате чего измен тс управл к цие воздействи на входах блока 5 элементов И, произойдет переключение
элементов И 5 и на вход делител 7 частоты поступит импульсна последовательность , опережающа предыдущую на величину щага дискретности Л Таким образом , рассогласование фаз уменьщитс . 6
Claims (1)
1. Авторское свидетельство СССР № 613511, кл. Н О4 L 7/02, 1976 (прототип).
.Z
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802872362A SU866771A1 (ru) | 1980-01-14 | 1980-01-14 | Устройство дискретной фазовой автоподстройки частоты |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802872362A SU866771A1 (ru) | 1980-01-14 | 1980-01-14 | Устройство дискретной фазовой автоподстройки частоты |
Publications (1)
Publication Number | Publication Date |
---|---|
SU866771A1 true SU866771A1 (ru) | 1981-09-23 |
Family
ID=20873374
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802872362A SU866771A1 (ru) | 1980-01-14 | 1980-01-14 | Устройство дискретной фазовой автоподстройки частоты |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU866771A1 (ru) |
-
1980
- 1980-01-14 SU SU802872362A patent/SU866771A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4719365A (en) | Clocked logic delay device which corrects for the phase difference between a clock signal and an input binary signal | |
JPS59225640A (ja) | クロツク位相同期方式 | |
US3131363A (en) | Instantaneous phase-pulse modulator | |
SU866771A1 (ru) | Устройство дискретной фазовой автоподстройки частоты | |
JPS6229236A (ja) | 局部クロック信号と受信データ信号とを再同期させる機構 | |
US6097234A (en) | Three-phase clock signal generation circuit for LCD driver | |
SU951588A1 (ru) | Цифровое фазосдвигающее устройство | |
JPH07120941B2 (ja) | デイジタルpll回路 | |
SU813669A1 (ru) | Многоканальное устройство дл управ-лЕНи -фАзНыМ иНВЕРТОРОМ | |
SU1167748A1 (ru) | Устройство синхронизации | |
SU1160551A2 (ru) | Устройство дл синхронизации импульсных последовательностей | |
SU855529A2 (ru) | Дискретное фазосдвигающее устройство | |
SU403096A1 (ru) | УСТРОЙСТВО дл СИНХРОНИЗАЦИИ двоичных СИГНАЛОВ | |
SU1020848A1 (ru) | Устройство дл передачи телеизмерений в число-импульсном коде | |
SU955417A1 (ru) | Многоканальное цифровое фазосдвигающее устройство | |
SU921107A1 (ru) | Устройство групповой тактовой синхронизации | |
JPS58210724A (ja) | 位相同期装置 | |
SU1267285A1 (ru) | Калибратор приращений угла фазового сдвига | |
SU1646051A1 (ru) | Многоканальное устройство фазировани | |
SU1732466A1 (ru) | Устройство цифровой фазовой автоподстройки частоты | |
SU1042188A1 (ru) | Цифровой синтезатор частот | |
SU866748A1 (ru) | Делитель частоты следовани импульсов | |
SU1261110A1 (ru) | Умножитель частоты следовани импульсов | |
SU873440A1 (ru) | Устройство синхронизации | |
SU593188A1 (ru) | Многоканальна фазова цифрова след ща система |