SU1732466A1 - Устройство цифровой фазовой автоподстройки частоты - Google Patents

Abstract

Изобретение относитс  к технике электросв зи и может быть использовано в устройствах когерентной обработки фазоманипулированных сигналов с углом фазовой манипул ции 180° в частности в аппаратуре каналов передачи дискретной информации. Цель изобретени  - увеличение допустимого времени пропадани  входного фазоманипулированного сигнала и повышение быстродействи . Устройство содержит усилитель-ограничитель 1. два D- триггера 2 и 3, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4, накопитель 5. управл емый делитель 6 частоты, опорный генератор 7. формирователь 8 импульсов и делитель 9 частоты на два. Цель обеспечиваетс  введением элемента 10 задержки и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11, а также выполнением накопител  с выходом запрета, что позвол ет исключить из подсчета ошибочные импульсы. 3 з. п. ф-лы, 1 ил.

Description

СП

С

vi со

го

Јь

о о

Изобретение относитс  к технике св зи и может быть использовано в устройстве когерентной обработки фазомзнипулиро- ванных сигналов с углом фазовой манипул ции 180°.

Цель изобретени  - увеличение допустимого времени пропадани  входного фа- зоманипулированного сигнала, достижение независимости скорости подстройки фазы выходного колебани  от знака расстройки и получение симметрии полосы удержани .

На чертеже представлена структурна  электрическа  схема предлагаемого устройства цифровой фазовой автоподстройки частоты .

Устройство содержит усилитель-ограничитель 1, первый 2 и второй 3 D-триггера, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4, реверсивный счетчик (накопитель) 5, делитель 6 частоты, опорный генератор 7, формирователь 8 импульсов, делитель 9 частоты на два, элемент 10 на 0-триггер, второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 11 и ключ 12.

Устройство работает следующим образом , . На вход устройства поступает налого- вый фазоманипулированный сигнал. Усилитель-ограничитель преобразует его в, бинарный. D-триггеры 2 и 3 стробируют сигнал , поступающий с выхода усилител -ограничител  1, и запоминают результат до следующего стробировани . Моменты стро- бировани  задаютс  передними фронта двух противофазных колебаний, поступающих на тактовые входы соответствующих О-триггеров 2 и 3. Они определ ют границы опережени -запаздывани  и запаздывани -опережени  между област ми и, соответственно , сами эти области.

Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4 сравнивает напр жени  на выходах D-триггеров 2 и 3. Совпадение напр жений указывает, что в области, дл  которой момент последнего стробмровани   вл етс  задней границей , переход через ноль отсутствует, несовпадение говорит о наличии перехода. В первом случае с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 выдаетс  низкий уровень напр жени , во втором случае - высокий. Этим сигналом задаетс  направление счета реверсивного счетчика 5.

На счетный вход реверсивного счетчика 5 подаютс  и лпульсы от формировател  8. Эти импульсы должны поступать на счетный вход после установлени  соответствующего напр жени  на входе управлени  Направлени  счета реверсивного счетчика. Частота следований импульсов должна соответствовать частоте следовани  переходов через ноль (частоте по влени  фронтов и срезов) выходного колебани . Дл  выполнени  этих условий работа формировател  8 импульсов синхронизирована с колебанием, задающим моменты стробировани  дл  одного из D-триггеров 2 или 3.

В рассматриваемой схеме блокировка работы реверсивного счетчика дл  предотвращени  воздействи  ложных импульсов осуществл етс  путем прерывани  подачи

0 импульсов от формировател  8. Дл  этого в цепи между выходом формировател  8 и счетным входом реверсивного счетчика 5 установлен ключ 12. Сигнал управлени  дл  ключа 12 вырабатывает второй элемент ИС5 КЛЮЧАЮЩЕЕ ИЛИ 11. На один вход этого элемента подаетс  напр жение с выхода первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 непосредственно, а на второй вход поступает этот же сигнал, но задержанный. Задер0 жка выполн етс  с помощью D-триггера 10. Величина задержки определ етс  частотой колебани , снимаемого с промежуточного выхода управл емого делител  6 частоты и подаваемого на тактовый вход D-триггера

5 10. Величина задержки определ етс  частотой колебани , снимаемого с промежуточного выхода управл емого делител  6 частоты и подаваемого на тактовый вход О-триггера 10. Схема, образованна  эле0 ментом задержки на D-триггере 10 и вторым элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 11, выполн ет сравнение двух смежных областей на наличие или отсутствие переходов через нуль. Если переходы через нуль обнаруже5 ны или, наоборот, необнаружены в двух смежных област х, то элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 11 выдает сигнал низкого уровн , который во врем  по влени  очередного импульса на выходе формировател  8 де0 ржит ключ 12 в закрытом состо нии.

Реверсивный счетчик 5 ведет насчет поступающих импульсов. При переполнении на его выходе по вл етс  короткий импульс и счетчик возвращаетс  в исходное состо 5 ние.

Импульсы переполнени  реверсивного счетчика 5 поступают на первый вход управлени  управл емого делител  6 частоты и служат сигналами на изменение коэффици0 ента делени . Установление пониженного или повышенного коэффициента делени  согласовано с тем, при каком режиме работы (сложении или вычитании) произошло переполнение реверсивного счетчика 5. Такое

5 согласование обеспечиваетс  за счет того, что второй вход управл емого делител  6 частоты подключен параллельно входу управлени  реверсивного счетчика 5 и на них подаетс  один м тот же сигнал с выхода первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4.

Изменение коэффициента делени  управл емого делител  6 частоты происходит за один цикл делени . После этого делитель возвращаетс  к работе с номинальным коэффициентом делени , но фаза выходного колебани  сдвигаетс  на один шаг подстройки .

Управл емый делитель 6 частоты имеет два противофазных выхода и дополнительный промежуточный вход Период колебани  на промежуточном выходе определ ет задержку, вносимую элементом задержки на D-триггере 10, Промежуточным выходом может выход любого промежуточного каскада управл емого делител  6 частоты.

При номинальном коэффициенте делени  частота колебаний на противофазных выходах управл емого делител  6 частоты равна удвоенной номинальной частоте несущей фазоманипулированного сигнала. Эти колебани  используютс  дл  задани  границ областей опережени  и запаздывани . Рационально задавать размеры областей одинаковыми. Это обеспечиваетс , когда скважность колебаний на парафазных выходах равна двум.

При однократном изменении коэффициента делени  согласно изменению фазы выходных колебаний измен ют на один шаг свое положение области опережени  и запаздывани . Направление сдвига областей определ етс  положением переходов через нулевой уровень несущей входного фазоманипулированного сигнала относительно областей опережени  и запаздывани . Направление сдвига сохран етс  до тех пор, пока моменты перехода несущей через нуль не перемест тс  в смежные области, например из области запаздывани  в область опережени . После этого направление сдвига измен етс  на противоположное. В результате такого механизма работы в схеме устанавливаетс  режим фазировани , т. е режим динамического равновеси , при котором моменты перехода через нуль оказываютс  совмещенными с границами между област ми запаздывани  и опережени 

Claims (2)

1. Выходным блоком всего рассматриваемого устройства цифровой фазовой автоподстройки частоты  вл етс  делитель 9 частоты на два. Он из выходного сигнала управл емого делител  6 частоты формирует колебание с частотой фазоманипулированного сигнала Фронты и срезы выходного колебани  жестко св заны с границами между област ми опережени  и за- паздывани . Соответственно, в установившемс  режиме динамического равновеси  выходное колебание оказываетс  сфазированным с несущей входного фазоманипулированного сигнала. Формула изобретени  1 Устройство цифровой фазовой автоподстройки частоты, содержащее усилитель-ограничитель , вход которого  вл етс  входом всего устройства, первый и второй D-триггеры. информационные входы которых подключены к выходу усилител -огра0 ничител ,первыйэлемент

   ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого соединены с выходами первого и второго D-триггеров, накопитель, опорный генератор, управл емый делитель

   5 частоты, счетный вход которого подключен к выходу опорного генератора, вход счета и вход управлени  добавлением-вычитанием импульсов соединены соответственно с выходом переполнени  накопител  и выхо0 дом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а пр мой и инверсный выходы подключены к тактовым входам первого и второго D-триггеров соответственно, а один из выходов соединен также с входом формиро5 вател  импульсов, делитель частоты на два, выход которого  вл етс  выходом всего устройства , а вход подключен к одному из выходом управл емого делител  частоты, выходы формировател  импульсов и перво0 го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к входу сигнала и входу управлени  знаком накоплени  накопител , отличающеес  тем, что, с целью увеличени  допустимого времени пропада5 ни  входного фазоманипулированного сигнала и повышени  быстродействи , в устройство введены элемент задержки, вход которого подключен к выходу первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй

   0 элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого подключены соответственно к входу и выходу элемента задержки , а накопитель снабжен входом запрета, который подключен к выходу вто5 рого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ
2. 2.Устройство поп, 1,отличающее- с   тем, что накопитель выполнен в виде реверсивного счетчика с входом запрета счета, а элемент задержки выполнен в виде

   0 элемента задержки с инверсией, при этом вход запрета счета  вл етс  входо.м запрета накопител  счетный вход  вл етс  входом сигнала накопител , а вход управлени  направлением счета  вл етс  входом управле5 ни  знаком накоплени  накопител ,

   3,Устройство по п. 1,отличающее- с   тем, что накопитель выполнен в виде последовательно соединенных ключа и реверсивного счетчика, при этом вход ключа  вл етс  сигнальным входом накопител ,

   управл ющий вход ключа  вл етс  входом запре-третьем D-триггере. управл емый делитель

   та накопител , а вход управлени  направлениемчастоты выполнен с промежуточным выхосчета реверсивного счетчика  вл етс  входомуп-дом, который соединен с тактовым входом

   рлвлени  знаком накоплени  накопител .D-триггера, информационный вход D-тригА Устройство по п. 1. о т л и ч а ю ще е-5 гера  вл етс  входом элемента задерс   тем, что элемент задержки выполнен нажки,