Изобретение относитс к построенто устройств цифровой вычислительной текНИКИ и дискретной автоматики на потенциальных логических элементах и может быть испольа ано дл построени реверсивных регистров сдвига. Известны функционально надежные (не содержащие опасных сост заний) регистры сдвига, построенные на потеншн апьных логических элементах И-НЕ, каж дый разр д которых содержит три fiS триггера , причем первый выход лервого триггера соединен с s -входом третьего триггера, а первый выход второго триггера соединен с R -входсм третьего триггера, первый выход первого триггера соединен с G -входом первого триггера, второй выход первого триггера соединен с R -входом второго, а первый вход ре стра соединен с 5 -входами первого и второго триггеров TlJ . Известен также р ерсивный регистр сдвига, построенный на основе однонаправленного регистра сдвига. Реверсивный регистр сдвига отличаетс небольшим чиспом логических элйу«ентав (8), отсутствием опасных сост занийC2l. Однако данный регистр имеет большое число соединений (30). Наиболее близким к предлагаемой по технической сущности вл етс чейка пам ти дл - р ерсивного регистра сдвига , котора выполнена на трех треггерах , например, RS -триггерах, двух элементах И-НЕ. Ячейка пам ти с использованием известных методов реверса не содержит опасных сост заний, имеет небольшое число соединений (21) sj . Однако известна чейка требует большего числа логических элет ентсж(10) Цель изобретени - упрощение чейки пам ти. Поставленна пепь достигаетс тем, что в чейке пам ти дл репютра сдвига, содержащее первый триггер, один из выходсж которого- соединен с одним из входе второго триггера, третий триггер, первый выход которого подключен ко р- прому входу второго триггера, выход второго триггера соединен с одним из входов первого триггера, другой выход которого подсоединен к одному из входов третьего триггера, другие входы первого и третьего триггеров соединены с первой шиной управлени , один из входов первого элемента И-НЕ подключен ко второй шине управлени , второй элемент И-НЕ, входы которого соединены с информационными входами чейки пам ти, и третью шину управлени , в которой выход первого элемента И-НЕ соединен с третьим входом третьего триггера и первым выходом чейки пам ти, другой и третий входы первого элемента И-НЕ соединены соответственно с другим выходам первого . триггера и первым выходом третьего триггера, четвертый вход третьего тркг- гера подключен к третьей шине упр пени выход второго эпаиента И-НЕ соединен с п тым входом третьего триггера, второй выход которого подсоединен ко второму выходу чейки пам ти, соответству- юшие информационные входы которой соединены с входами первого триггера. На фиг. 1 изображена функциональна схема предложенной чейки пам т на фиг. 2-вариант построени реверсивного регистра сдвига на предложенной чейке пам ти. Ячейка пам ти содержит триггеры 1-3 выполненные соответственно на элементах И-НН 4 и 5, 6 и 7, 8 и 9, элементы И-НЕ 10 и 11, шины 12-14 управлени , информационные входы 15 и 16 и выходу 17 и 18 чейки пам ти. Триггеры I - 3 выполнены по схеме R -триггера. Ячейка пам ти функционирует следуюшим образом. Работу рассмотрим на примере функционировани реверсивного регистра сдвига, выполненного на предложенной чейке пам ти . Сдвиг вправо происходит при подаче сигнала логической 1 на щину 13 и логического О на шину 14. Синхроимпульсы подаютс на шину 12. При этом на выходе элемента 1О каждого разр да поддерживаетс сигнал логической 1, а с выхода элемента 9 каждого разр да информаци передаетс к последующему разр ду. Сдаиг впево происходит при подаче сигнала логического О на шину 13 и логической 1 на шину 14. Приэтом на выходе элемента 9 каждого разр да поддерживаетс сигнал логической , а с выхода элемента 1О каждого разр да информаци передаетс к предыдущему разр ду.
Таким образом, предложенна чейка
пам ти имеет 8 логических элементов с общим количествен входов - 22. Относительна эконс 5и количества логических элементов по сравнению с известной чейкой составл ет 20%. .
Формула Изобретени
Ячейка пам ти дл регистра сдвига, содержаща первый триггер, один из выходов которого соединен с одним из входов второго триггера, третий триггер, первый выход которого подключен ко второму входу второго триггера, выход вто- . рого триггера соединен с одним из входе первого триггера, другой выход которого подсоединен к одному из входе третьего триггера, другие входы первого и третьего триггеров соединены с первой шиной управлени , один из входов первого элемента И-НЕ подключен ко второй шине управлени , второй элемент И-НЕ, входы которого соединены с информационными входами чейки пам ти, и третью шину управлени , отлич ающа с тем, что с целью упрощени чейки пам ти , в ней выход первого элемента И-НЕ соединен с третыа«5 входом третьего триггера и первым выходсад чейки пам ти, другой и третий входы первого элемента И-НЕ соединень соответственно с другим выходом первого триггера и первым выходем третьего триггера, четвертый вход третьего треттера подключен к третьей шине управлени , выход второго элемента И-НЕ соединен с -п тым входом третьего триггера, второй выход которого подсоединен ко второму выходу чейки пам ти, соответствукацие информационные входы которой соединены с входами первого триггера . Источники информации, прин тые во внимание при экспертизе 1. Проектирование микроэлектронных ци{) устройств. Под ред. С. А. Майорова . М. , Советское радио, 1977, с. 185-190, рис. 5. 26.-5.28. 2.Авторское свидетельство СССР № 474853, кл. G 11 С 19/ОО, 1975. 3.Проектирование микроэлектронных цифровых устройств. Под ред. С. А. Майорова . М. , Советское радио , 1077, с. 202, рис. 5. 36 (прототип).