SU849522A1 - Устройство синхронизации цикловпЕРЕдАчи и пРиЕМА АдРЕСНыХ КОдОВ - Google Patents

Description

Изобретение относитс  к синхронизирующим устройствам многоканальных систем передачи с аси нхронным временным уплотнением и может использоватьс  дл  децентрализованной синхронизации работы источников и потребителей телекодовой информации в автоматизированных системах управлени . Известно устройство синхронизации циклов передачи и приема-адресных кодов, содержащее блок обнаружени  сигнала, выход которого подключен к информационному входу первог.о блока вьщепени  сигнала и через анализатор состо ни  незан того канала к первому управл ющему входу первого блока выделени  сигнала и входу первого блока задержки и последовательно соединенные второй и третий блоки задержки, а также четвертый блок задержки Однако точность синхронизации известного устройства невысока. Цель изобретени  - повышение точности синхронизации. Дл  этого в известное устройство введены последовательно соединенные триггер и блок совпадени , а также второй и третий блоки выделени  сигнала, к первым информационным входам которых Подключен выход первого блока выделени  сигнала., к первому управл ющему входу которого, первому управл ющему входу третьего блока выделени  сигнала, входу четвертого блока задержки и нулевому входу триггера подключен выход блока совпадени , а к первому управл ющему входу второго блока выделени  сигнала подключен выход анализатора состо ни  незан того канала,, при этом выходь первого и четвертого блоков задержки подключены соответственно к вторым информационнь1м входам второго и третьего блоков выделени  сигнала, объединенные выходы которых подключены к вторым управл ющим входам первого.

второго и третьего блоков выделени  сигнала и  вл етс  первым выходом устройства, -а также ко входу второго блока задержки, выход которого подключен к входу третьего элемента задержки и  вл етс  вторым выходом устройства .

На чертеже представлена структурна  электрическа  схема предлагаемого устройства.

Устройство синхронизации циклов передачи и приема адресных кодов содержит блок I обнаружени  сигнала, первый, второй и третий блоки 2,3, 4 выделени  сигнала, анализатор 5 состо ни  незан того каг,ла, первьй, второй, третий и четвертый блоки 6, 7,8,9, задержки, триггер 10 и блок 11 совпадени .

Устройство работает следующим образом .

Блок 1 формирует выходной импульс вс кий раз, когда в канале по вл ютс  сигналы О или 1. Этот импульс переводит в исходное состо ние анализатор 5 и поступает на информационный вход первого блока 2, наход щегос  в неактивном состо нии. После окончани  очередного сеанса обмена анализатор 5 формирует сигнал Пауза который переводит первый и второй блоки 2 и 3 в активное состо ние и поступает на первый блок 6 задержки , обеспечивающий задержку сигнала. Второй блок 3 обеспечивает выдачу на выход устройства только одного сигнала , генераци  которого вызываетс  фронтом первого сигнала, поступающего от первого блока 6 задержки или от первого блока 2. Сигнал с выхода второго блока 3 переводит его и первый блок 2 в неактивное состо щие а также подаетс  на цепь, состо щую из второго и третьего блоков 7 и 8 задержки, блока 11, четвертого блока 9 задержки, третьего блока 4. Цепь указанных элементов обеспечивает вьздачу сигналов на выход устройства дл  синхронизации моментов сравнени  разр дов адресных кодов, а Taij же дл  выработки сигналов приведени  в активное состо ние первого и третьго блоков 2 и 4 при положительном результате сравнени  разр дов адресных кодов. Дл  синхронизации моменто передачи в канал сигналов следующего разр да адресного кода третий блок 4 обеспечивает выдачу на выход устройства только .одного сигнала, генераци  которого вызываетс  фронтом первого сигнала, поступающего от четвертого блока 9 задержки или от первого лока 2. Сигнал с выхода третьего блока 4 переводит его и первый блок 2 в неактивное состо ние и подаетс  на вход второго блока 7 задержки , чем обеспечиваетс  начало следующего цикла синхронизации. Второй и третий блоки 3 и 4 обеспечивают необходимую блокировку цепей выработки сигналов синхронизации моментов передачи в канал разр дов адресного кода.

Блок II и триггер 10 обеспечивает приведение устройства в исходное состо ние - ожидание освобождени  ка нала при отрицательном результате сравнени  разр дов адресных кодов или при выдаче всех разр дов адресного кода в канал.

Таким образом, использование предлагаемого устройства ПОЛНОСТЬЮ устран ет сбои в работе, привод щие к сдвигу циклов синхронизации и потере устойчивости.

Claims (1)

1. Формула изобретени 

   Устройство синхронизации циклов передачи и приема адресных кодов, содержащее блок обнаружени  сигнала, выход которого подключен к информационному входу первого блока выделени  сигнала и через анализатор состо ни  незан того канала к первому управл ющему входу первого блока выделени  сигнала и входу первого блока задержки и последовательно соединенные второй и третий блоки задерки , а также четвертый блок задержки , отличающеес  тем, что, с целью повьшени  точности синхронизации , введены последовательно соединенные триггер и блок совпаде ни , а также второй и третий блоки выделени  сигнала,к первым информационным входам которых подключен выход первого блока выделени  сигнала .к первому управл кмцему входу которого, первому управл ющему входу третьего блока выделени  сигнала, входу четвертого блока задержки и нулевому входу триггера подключен выход блока совпадени , а к первому управл ющему входу второго блока выделени  сигнала -подключен выход анализатора состо ни  незан того канала при этом выходы первого и четвертого блоков задержки подключены соответственно к вторым информационным входам второго и третьего блоков вьщелени  сигнала, объедийенные выходы которых подключены к вторым управл ющим входам первого, второго и третьего блоков выделени  сигнала и  вл етс  первым выходом устройства, а также ко входу второго блока задержки, выход которого подключен к входу третьего элемента задержки и  вл етс  вторым выходом устройства. Источники, информации, прин тые во внимание при экспертизе I. Пучков В.В. Синхронизаци  в системах обмена данными с децентрализованным приоритетным управлением. Автоматика и телемеханика, 1973, №11, с.160-162 (прототип),