SU849210A1 - Устройство дл вычислени логарифмачиСлА - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЛОГАРИФМА

1

Изобретение относитс  к вычислительной технике и предназначено дл  вычислени  логарифма при основании два от числа, представленного одиннёщцатиразр дным параллельным двоичным потенциальным кодом, и может быть использовано в цифровых устройствах обнаружени  радиолокационных сигналов.

Известно усаройство, содержащее регистр числа, блок пам ти, блок делени , схему сравнени , сдвиговый регис тр , регистры результата и блок

управлени  Г

Недостатком такого устройства  вл етс  низкое быстродействие.

Наиболее близким к изобретению по технической сущности  вл етс  устройство , содержащее блок управлени , блок сдвига параллельный сумматор, первый элемент ИЛИ и первый элемент -И, причем группа выходов блока управлени  подключена к первой группе входов блока сдвига, второй, третий, четвертый и п тый элементы И, второй элемент ИЛИ, первый и второй элемент НЕ, дешифратор и шифратор, причем выходы шифратора  вл ютс  выходами устройства, а входы соединены с группой выходов блока управлени .

группа входов устройства подключена к группе входов блока управлени  и второй группе входов блока сдвига, первый, втЬрой, третий, четвертый . и п тый выходы которого подключены к первым входам первого, второго, третьего, четвертого и п того разр дов параллельного сумматора,а первый и второй выходы блока сдвига

10 подключены к первому и второму входам дешифратора, третий, четвертый и п тый выходы блока сдвига присоединены к входам первого элемента И, выход которого соединен с первыми

15 входами второго и третьего элементов И и входом первого элемента НЕ, выход которого присоединен к первому входу первого элемента ИЛИ, второй вход которого подключен к перво20 му выходу дешифратора, а выхзд первого элемента ИЛИ подключен к второму входу второго разр да параллельного сумматора, вторые входы второго и третьего элементов И подключены к

25 второму и третвуёМу выходам дешифратора , первый и второй вход четвертого элемента И подсоединен к третьему выходу блока сдвига и третьему выходу дешифратора, соответственно,

30 третий выход блока сдвига соединен

С входом второго элемента НЕ, выход оторого подсоединен к первому входу п того элемента И, второй вход которого подключен к четвертому выходу ешифратора, выход третьего.элемента И подсоэдинен к входу переноса первого разр да сумматора, выходы второГО , четвертого и п того элементов И подсоединены к. первому, второму, третьему и четвертому входам второго элемента ИЛИ, выход которого соединен с вторым входом второго разр да сумматора , выходы которого  вл ютс  выходами устройства.

Устройство вычисл ет логарифм числа , представленного параллельным двоичным шестиразр дным кодом, в виде трехразр дного кода пор дка и п тиразр дного кода мантиссы C2J.

Однако у известного устройства низка  точность вычислений.

Цель изобретени  - повышение точности вычислени  логарифма числа при основании два, представленного одиннадцатиразр дным двоичным параллельным кодом.

Поставленна  цель достигаетс  тем, что в устройство, содержащее блок управлени , блок сдвига, первый сумматор , дешифратор и шифратор, причем выходы шифратора соединены с выходами пор дка логарифма устройства, входы шифратора соединены с выходами блока управлени , входы устройства подключены к входам блокауправлени  и первой группе входов блока сдвига, дополнительно введены второй сумматор , три регистра, одиннадцативходовые первый и второй преобразова-, тели кода,причем управл ющие входы регистров соединены с входами управлени  устройства, информационные входы с первого по дес тый первого регистра подключены к соответствующим выходам блока сдвига, выходы первого регистра подключены к входам соответствующих разр дов первой группы первого сумматора, выходы с первого по восьмой третьего регистра соединены соответственно с восьмого по первый разр дными входами первой группы второго суммат.ора, входы дев того и,дес того разр дов первой группы которого соединены с входом переноса младшего разр да и входом управлени  устройства, выходы с первого по дес тый второго сумматора  вл ютс  выходами устройства,входы разр дов второй , группы второго сумматора соединены соответственно с выходами разр дов второго регистра, входы разр дов которого соединены с соответствукадими выходами разр дов первого сумматора/ входы с первого по восьмой разр дов второй группы которого соеди .нены соответственно с выходами с восьмого по первый.первого преобразовател  кода, первый выход .первого регистра соединен также с вторым входом дешифратора, входом переноса младшего разр да первого су иматора, пе.рвым и четверным входами третьего регистра и первыми входами первого и второго преобра,зователей кода, второ выход первого регистра соединен с первым входом дешифратора и одиннадцатым входом второго преобразовател  кода, третий и четвертыйвыходы первого регистра соединены с вторым и (третьим входами каждого преобразовател  кода, п тый выход первого регистра соединен с четвертым входом первого преобразовател  кода, шес- той, седьмой и восьмой выходы первого регистра и первый выход дешифратора соединены -соответственно с п тым , шестым, седьмым и восьмым входами перйого преобразовател  кода, второй и третий выходы дешифратора соединены с одиннадцатым и дев тым входами первого преобразовател  кода и восьмым и дев тым входами второго преобразовател  кода, четвертый выход дешифратора соединен с дес тым входами преобразователей кода и вторым и третьим-Входами третьего регистра , п тый, шестой, седьмой и восьмой входы которого соединены с первы вторым, третьим и четвертым выходами второго преобразовател  кода.

Claims (3)

1. Кроме того, первый преобразовател кода содержит два элемента НЕ, элемент ИЛИ, элемент И, элемент 2И-ИЛИ, четыре элемента ЗИ-ИЛИ и восьмиразр дный сумматор по модулю два, причем входы с первого по шестой первого элемента ЗИ-ИЛИ подключены соответственно к выходу первого элемента НЕ, четвертому, шестому, дев тому , седьмому и дес тому входам преобразовател  кода, вход первого элемента НЕ соединен с первым входом преобразовател  кода, входы с первог по шестой второго элемента ЗИ-ИЛИ подключены соответственно к выходу первого элемента НЕ, третьему, восьмому , дев тому, шестому и дес тому входам преобразовател  кода, входы с первого по п тый третьего элемента ЗИ-ИЛИ подключены соответственно к второму, дес тому, четвертому, дев тому и дес тому входам преобразовател  кода, входы с первого по п тый четвертого элемента ЗИ-ИЛИ подключены соответственно к выходу элемента ИЛИ, четвертому, одиннадцатому третьему и дев тому входам преобразовател  кода, входы элемента ИЛИ подключены соответственно к восьмому и дес тому входам преобразовател  кода, входы с первого по четвертый элемента 2И-ИЛИ подключены соответственно к выходу элемента ИЛИ, второму , дев тому и второму входам преобразовател  кода, входы элемента И подключены-соответственно к второму входу преобразовател  кода и выходу элемента ИЛИ, вход второго элемента HE соединен с восьмым входом преобразовател  кода, перва  группа входов с первого по восьмой восьмиразр дного сумматора по модулю два подключены к первому входу преобразовател  кода, втора  группа входов с, первого по восьмой восьмиразр дно го сумматора по модулю два подключе ны соответственно к дес тому входу п ь еобразовател  коДа, выходу второг элемента НЕ, выходу элемента И, выходу элемента 2И-ИЛИ, ВЫХ.ОДУ чет ертого элемента ЗИ-ИЛИ, выходу третьего элемента ЗИ-ИЛИ, выходу вто рого элемента ЗИ-ИЛИ и выходу первого элемента ЗИ-ИЛИ/ выходы разр дов с первого по восьмой сумматора по Модулю два соединены с соответствук цими выходами первого преобразовател  кодэ. При этом второй преобразователь кода содержит три элемента НЕ, п ть элементов И, элемент 2И-ИЛИ, элемент ЗИ-ИЛИ и два элемента ИЛИ, причем входы элементов НЕ подключены соответственно к седьмому, второму и четвертому входам второго преобразо вател , входы с первого по четвертый элемента 2И-ИЛИ подключены соответственно к шестому, седьмому и третьему входам второго преобразовател  кода и выходу первого элемента НЕ, входы с первого по шестой элементы ЗИ-ИЛИ соединены соответственно с п тым, седьмым, вторым и дес тым входами, второго преобразовател  кода выходом элемента ИЛИ и выходом второго элемента НЕ, первый и второй входы первого элемента И соединены соответственно с выходом третьего элемента НЕ и седьмым входом второго преобразовател  кода, входы второго элемента И соединены соответственно с одиннадцатым и дев тым входами вто рого преобразовател  кода, входы третьего элемента И соединены с четвертым и седьмым входами второго пре образовател  кода, входы четвертого элемента И соединены с первым и дев тым входами второго преобразовател кода, входы первого элемента ИЛИ соединены с выходом первого элемента И, восьмым входом второго преобра зовател  кода, выходом второго и вы ходом третьего элементов И, входы второго элемента ИЛИ соединены с выходами третьего и четвертого элементов И и дес тым входом второго преобразовател  кода, выходы элементов 2И-ЙЛИ, ЗИ-ИЛИ, первого и второго элементов ИЛИ соединены соответствен но с выходами с первого по четвертый второго преобразовател  кода. На фиг. 1 показана блок-схема уст ройства; на фиг. 2 - схема первого, преобразовател  кода; на фиг. 3 схема второго преобразовател  кода. Устройство содержит блок 1 управлени , блок 2 сдвига, шифратор 3, первый регистр 4, дешифратор 5, первый преобразователь 6 кода, первый сумматор 7, второй регистр 8, второй преобразователь 9 кода, третий регистр 10 и второй сумматор 11. Первый преобразователь кода (фиг.2) содержит элемент 12 НЕ, элемент 13 ИЛИ, элемент 14 И, элемент 15 2И-ИЛИ,.элементы 16 ЗИ-ИЛИ и восьмиразр дный сумматор 17 по модулю два. Второй преобразователь кода (фиг.З) содержит элементы 18 НЕ, элементы 19 И, элемент 20 2И-ИЛИ, элемент 21 рИ-ИЛИ и элементы 22 ИЛИ. Устройство работает следующим образом. Используетс  метод вычислени  логарифма при основании два. Двоичное число, вида m , 2 1-0 где aj принимает значение О или 1, можно представить как ,4i+C,), () 1 0 L где К - номер старшего ненулевого разр да числа N.. Приближенное значение логарифма при основании два от N вычисл етс  по формулам eO(y2N ,,J(«X)K+X (-2) Где X вычисл етс  по следующим формулам: если 0 XX 1/4 то х х + + 37Х/128 + 1/128, если 1/4 х 1/2, то . + Зх/64 + 1/16, если-1/2 X 3/4, то х + 7(1-х)/14 + 1/32 если X 1, то X X + 29(1-х)/128 Погрешность вычислени  логарифма при этом не превосходит 0,6 %. Так как Л  вл етс  одиннадцатираэр дным числом, X имеет дес ть разр дов , которые обозначены , счита  х. старшим разр дом. Уравнению (3) соответствует х. х О, уравнению (4) соответствует х-, О, х/ч 1, уравнению (5) соответствует X 1, Xji О, уравнению (6) соответст вует X . С использованием этих соотношений и уравнений (3) (6) составл етс  таблица соответстви , согласно которой синтезируют алгоритм вычислени  х в виде X « x+y+z . (7) где у - двоичный код первой поправки -Ч2 о-З-- , ) + S у, (2 2 +х 1Г| 1 где- формируетс  схемами первого преобразовател  кода согласно .4®. i, нени м i,®X i, У V-W5l A %bi®M .()V 2Vf3X4 ©X,r .5 , /g4x5 vx %VX8f l,®x,;. - --I 2 f 4 . Двоичный код второй поправки z .e 2z(i-6), x, f vx f vf4 ; . - . Z X f VtQ VX i ( ,1 .,,- t ---c Z , vx (,.) vx3f4 24 1X3 , Работа устройства в динамике осу цecтвл eтc  следующим образом. Одиннадцатиразр дный параллельны потенциальный двоичный код логарифмируемого числа поступает на входы блока 1 управлени , который.преобра зует его в позиционный код, состо щий из дес ти нулей и одной единицы , положение которой в позиционном коде соответствует положению наибол шего ненулевого разр да во вхсдном логарифмируемом числе. Код с выходов блока 1 поступает на входы шифратора 3, на выходах которого образуетс  четырехразр дны двоичный код пор дкового номера раз р да, в котором находитс  единица входного позиционного кода. В соответствии с уравнением (2) на выходах шифратора 3 таким образом форм руетс  код пор дка искомого логариф ма. Кроме того, позиционный код с в хода блока 1 подаетс  на вторую гру пу входов блока 2 сдвига, на первую группу входов которого подаетс  вхо ной код логарифмируемого числа. На выходах блока сдвига образуетс  дес тиразр дный код числа X, из которого далее формируетс  мантисса логарифма согласно уравнени м (7)-(11 С выходов блока 2 код х поступает н дес ть информационных входов регис ра 4 и записываетс  в него в момент посгуплени  на вход внешнего управл сигнала. С выходов первого ре гистра 4 два старших разр да сдвину кода (кода х) поступают на вхо Х1Ы дешифраторгг 5, на выходах которо го фор.хируютс  четыре сигнала f -f кесбхо. дл  выполнени  вычислите .;Г:.-иых огтераций согласно уравнени  9)-(11), каждый из которых принимает значение 1 только тогда, когда выполн етс  одно из четырех .условий уравнени  (З)-(б), соответствующее данному сигналу.. Сигналы с выходов дешифратора 5 обеспечивают формирование кода первой и второй поправки в первом б и втором 9 преобразовател х кода, а также управл ют работой первого сумматора , куда поступают коды соответствующих разр дов числа х из первого регистра 4. Сформированный в первом преобразователе код первой поправки у, а также само число х суммируютс  либо вычитаютс , в зависимости от значени  старшего разр да х . кода х, в первом сумматоре 7. По окончании суммировани  код с выхода дес тиразр дного параллельного сумматора 7 переписываетс  с помощью внешнего управл ющего сигнала во второй регистр 8. Одновременно в третий регистр 10 записываютс  значени  кода второй поправки с выхода второго преобразовател  9 кода, а также необходимые дл  окончательного формировани  мантиссы логарифма значени  старшего разр да х кода х и сигнал f4,. После этого во втором сумматоре 11 суммированием содержимого второго и третьего регистров осуществл етс  окончательное формирование кода мантиссы. Изобретение позвол ет сохранить частоту ввода логарифмируемых чисел и повысить точность вычислени  логарифма , не ухудша  при этом быстродействи  устройства. Формула изобретени  1. Устройство дл  вычислени  логарифма , содержащее блок управлени , блок сдвига, первый сумматор, дешифратор , и шифратор, причем выходы шифратора соединены с выходами пор дка логарифма устройства, входы шифратора соединены с выходами блока управлени , входы устройства подключены к входам блока управлени  и первой группе входов блока сдвига, отличающее с.   тем, что, с целью повышени  точности вычислений , оно содержит второй сумматор, три регистра, одиннаддативходовые первый и второй преобразователи кода , причем управл ющие входы регистров соединены с входами управлени  устройства, информационные входы с первого по дес тый первого регистра подключены к соответствующим выходам блока сдвига, выходы первого регистра подключены к входам соответствующих разр дов первой группы первого сумматора, выходы с первого по восьмой третьего регистра соединены соответственно с восьмого

   по первый разр дными входами первой группы второго сумматора, входы дев того и дес того разр дов первой группы которого соединены с входом переноса младшего разр да и входом управлени  устройства, выходы с первого по дес тый второго сумматора  вл ютс  выходами устройства, входы разр дов второй группы второго сумматора соединены соответственно с выходами разр дов второго регистра, входы разр дов которого соединены с соответствующими выходами разр дов первого сумматора, входы с первого по восьмой разр дов второй группы которого соединены соответственно с выходами с восьмого по первый первого преобразовател  кода, первый выход первогр регистра соединен также с вторым входом дешифратора, входом переноса младшего разр да:первого сумматора, первым и четвертым входами третьего регистра и первыми входами первого и второго преобразователей кода, второй выход первого регистра соединен с первым входом дешифратора и одиннащцатым входом второго преобразовател  кода, третий и четвертыйвыходы первого регистра соединены с вторым и третьими входами каждого преобразовател  кода п тый выход первого регистра соединен с четвертым входом первого преобразовател , кода, шестой, седьмой и восьмой выходы первого регистра и первый выход дешифратора соединены 0ответственно с п -тым, шестым, седьмым и восьмым входами первого преобразовател  кода, второй и третий выходы дешифратора соединены с одиннадцатым и дев тым входами первого преобразовател  кода и восьмым и дев тым входами второго преобразовател  кода, четвертый выход дешифратора соединен с дес тыми входами преобразователей кода и вторым и третьим входами третгьего регистра, п тый, шестой, седьмой и восьмой входы которого соединены с первым, вторым, третьим и четвертым выходами второго преобразовател  кода.
2. 2. Устройство по п.1, о т л ичающеес  тем, что первый преобразователь кода содержит два элемента НЕ, элемент ИЛИ, элемент И, элемент 2И-ИЛИ, четыре элемента ЗИ-ИЛИ и восьмиразр дный сумматор по модулю два, причем входы с первого по шестой первого элемента ЗИ-ИЛИ подключены соответственно к выходу первого элемента НЕ, четвертому , шестому, дев тому, седьмому и дес тому входам преобразовател  кода, вход первого элемента НЕ соединен с первым входом преобразовател  кода, входы с первого по шестой второго элемента ЗИ-ИЛИ подключены соответственно к выходу первого элемента НЕ, третьему, восьмому,

   дев тому, шестому и дес тому входам преобразовател  кода, входы с первого по п тый третьего элемента ЗИ-ИЛИ подключены соответственно к второму, дес тому, четвертому, дев тому и дес тому входам преобразовател  крда, входы с первого по п тый четвертого элемента ЗИ-ИЛИ подключены соответственно к выходу элемента ИЛИ, четвертому, одиннадцатому, третьему и дев тому входам преобра0 зовател  кода, входы элемента ИЛИ подключены соответственно к восьмому и дес тому входам преобразовател  кода , входы с первого по четвертый элемента 2И-ИЛИ подключены соответствен5 но к выходу элемента ИЛИ, второму, дев тому и второму входам преобразовател  кода, входы элемента И подключены соответственно к второму входу преобразовател  кода и выходу элемента ИЛИ, вход второго элемента

   0 НЕ соединен с восьмым входом преобразовател  кода, перва  группа входов с первого по восьмой восьмиразр дного сумматора по модулю два подключены к первому входу преобразова5 тел  кода, втора  группа входов с . первого по восьмой -восьмиразр дного сумматора по модулю два подключены соответственно к дес тому входу преобразовател  .кода, выходу второго

   0 элемента НЕ, выходу элемента И, выходу элемента 2И-ИЛИ, выходу четвертого элемента ЗИ-ИЛИ, выходу третьего элемента ЗИ-ИЛИ, выходу второго элемента ЗИ-ИЛИ и выходу первого

   5 элемента ЗИ-ИЛИ, выходы разр дов с первого по восьмой сумматора по модулю два соединены с соответствующими выходами первого преобразовател  кода.

   0
3. 3. Устройство по П.1, о т л ичающеес  тем, что второй преобразователь кода содержит три элемента НЕ, п ть элементов И, элемент 2И-ИЛИ, элемент ЗИ-ИЛИ и два элемента ИЛИ, причем входы элементов НЕ

   5 подключены соответственно к седьмому, второму и четвертому входам второго преобразовател , входы с первого по четвертый элемента 2И-ИЛИ подключены соответственно к шестому, седьмому и

   0 третьему входам второго преобразовател  кода и выходу первого элемента НЕ, входы с первого по шестой элементы ЗИ-ИЛИ соединены соответственно с п тым, седьмым, вторым и

   5 дес тым входами второго преобразовател  кода, выходом элемента ИЛИ и выходом второго элемента НЕ, первый и второй входы первого элемента И соединены соответственно с выходо Третьего элемента НЕ и седьмым вхоО дом второго преобразовател  кода, .входы второго элемента И соединены соответственно с одиннадцатым и дев тым входами второго преобразовател  кода, входы третьего элемента И

   5

   соединены с четвертым и седьмым входами второго преобразовател  кода, входы четвертого элемента И соединены с первым и дев тым входами второго преобразовател  кода, входы первого элемента ИЛИ соединены с выходом первого элемента И, восьмым входом второго преобразовател  кода, выходом второго и выходом третьего элементов И, входы второго элемента ИЛИ соединены с выходами третьего и четвертого элементов И и дес тым входом второго преобраэовател  кода,выходы

   Koff мантией мгарифм

   I I I

   Т

   TfM

   I II ITT I I I

   Лв числа

   элементов 2И-ИЛИ, ЗИ-ИЛИ, первого и второго элементов ИЛИ соединены соответственно с выходами с первого по четвертый второго преобразовател  кода.

   Источники информации, прин тые во внимание при экспертизе 1.- Авторское свидетельство СССР 590733, KJJ. G 06 F 7/38, 1978.

   . 2. Авторское свидетельство СССР 448459, кл. G 06 F 7/38, 1974 (прототип). .

   I FT

   ш

   э

   k

   Фиг. t