SU842965A1 - Запоминающий элемент - Google Patents

Description

(54) ЗАПОМИНАЮЩИЙ ЭЛЕМЕНТ

1

Изобретение относитс  к интегральным запоминающим устройств.

Известен запоминающий элемент, содержащий бистабильную  чейку и комбинационную схему управлени . Бистабильна   чейка осуществл ет хранение информации, записанной при поступлении соответствующих сигналов на ее входы, а комбинационна  схема управлени  вырабатывает сигналы , управл ющие работой бистабильной  чейки 1.

Недостатком этого запоминающего элемента  вл етс  сравнительно невысокое быстродействие.

Наиболее близким по технической сущности к предлагаемому  вл етс  запоминающий элемент, содержащий первый и второй выходы, два однотипных логических элемента И-НЕ, образующие бистабильную  чейку с двум  выходами и двум  входами, которые перекрестно св заны с выходами запоминающего элемента, два двувходовых логических элемента того же типа, образующие комбинационную схему управлени  с двум  выходами, причем первые выходы логических элементов подключены к первому тактовому входу, а вторые - к соответствующим логическим входам запоминающего элемента, а выходы - к входам бистабильной  чейки. Бистабильна   чейка осуществл ет хранение информации, а комбинационна  схема управлени  вырабатывает сигналы , переключающие бистабильную  чейку, после поступлени  сигнала на первый тактовый вход 2.

Однако , известный элемент характеризуетс  невысоким быстродействием, объ сн емым тем, что истинна  информаци  на выходах запоминающего элемента устанавливаетс  после переключени  логических элементов в комбинационной схеме управлени  и бистабильной  чейке.

Цель изобретени  - повыщение быстродействи  запоминающего элемента.

Поставленна  цель достигаетс  тем, что запоминающий элемент, содержащий логические элементы И-НЕ, первый и второй из которых охвачены между собой триггерной св зью, первые входы третьего и четвертого элементов И-НЕ соединены с первой тактовой щиной, вторые входы третьего и четвертого элементов И-НЕ подключены соответственно к информационным входам запоминающего элемента, выходы первого и второ

Claims (1)

1. Формула изобретения «

   Запоминающий элемент, содержащий логические элементы И—НЕ, первый и второй из которых охвачены между собой триггерной связью, первый входы третьего и четвертого элементов И—НЕ соединены с первой тактовой шиной, вторые входы третьего и четвертого элементов И—НЕ подключены соответственно к информационным входам запоминающего , элемента, выходы первого и второго элементов И—НЕ соединены с выходами запоминающего элемента, отличающийся тем, что, с целью повышения быстродействия запоминающего элемента, он содержит вторую тактовую шину, соединенную со вторыми входами первого и второго элементов И—НЕ, выходы третьего и четвертого элементов И—НЕ соединены соответственно с выходами первого и второго элементов И—НЕ.