SU842842A1 - Устройство дл определени крат-чАйшЕгО пуТи B гРАфЕ - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ КРАТЧАЙГ ГО ПУТИ В ГРАФЕ

Изобретение относитс  к вычислительной технике и может быть использовано при исследовании параметров сетевых графиков.

Задача определени  кратчайшего пути в графе заключаетс  в идентификации вершин, составл ющих кратчайший путь, а также в определении значени  критического минимального времени дл  каждой вершины графа в том числе и всего графа в целом.

Известно устройство- дл  формировани  кода кратчайшего пути в цифровой сети св зи, содер ха1дее генератор , счетчик, три группы элеменtoB И, элемент ИЛИ, узел опроса, . два регистра кода адреса, буферный и выходной регистры 1 .

указанное устройство обладает ограниченными функциональными возможност ми , обеспечивает только определение величины кратчайшего пути графа.

Наиболее близким техническим решнием к предлагаемому изобретению  вл етс  устройство дл  определени  кратчайшего пути, содержащее матрицу формирователей весов дуг, каждый из которых содержит триггер и счетчик, выход которого подключен

ко входу триггера, выход триггера ка:хдого столбца матрицы, формирователей весов дуг через дифференцирующую цепочку соединен с информационным входом .соответствуюг;его элемента ИЛИ, генератор} тактовых импульсов, йыход которого подключен к входу блока управлени  -р.

Недостатком известного устройст0 ва  вл етс  невозможность определени  вершин, образуюпих кратчайший путь в графе. Необходимость в этом возникает, йапример, при решении задач планировани  выполнени  не5 которого множества работ,представленных сетевым графиком.В этом случае возникает необходимость определени  вершин графа сети, образующих кратчайший путь, а таюхе величин кратчайших путей дл  всех вершин графа.

Цель изобретени  - повышение быстродействи  и расширение функциональных-возможностей устройства за счет идентификации вершин графа,

5 образу1адих кратчайший путь и определени  величин кратчайших путей дл  всех вершин графа.

Указанна  цель достигаетс  тем, что в устройство дл  определени 

Claims (2)

1. 0 кратчайшего пути в графе, содержа-щее блок управлени , импульсный вход которого соединен с выходом генератора импульсов, по числу строк-и столбцов матричной модели графа цепочки из последовательно соединенных счетчика и триггера, выход ка-эдого столбца через соответствугадую дифференцируюliyio цепочку соединен с информационным входом соответствующего элемента ИЛИ, по числу столбцов матричной модели графа первую группу триггеро первые входы которых подключены к первому выходу блока управлени , по числу столбцов матричной модели графа первую и вторую группы элемен тов И, входы счетчиков строки матричной модели графа соединены с выходом элемента И первой груп пы одноименного столбца матричной м дели графа и подключены к соответствующему входу Группы блока управлени , введены по числу столбцов матричной модели графа группа элементов НЕ, треть  и четверта  групп элементов И, перва  и втора  группы счетчиков, группа схем сравнени  и втора  группа триггеров, счетные входы казхдого из которых подключены к выходу соответству1Х1ей схемы срав нени  группы, управл ющий вход кото рой соединен, со вторым выходом бло ка управлени , третий и четвертый выходы которого. подкл эчены к управл ющим входам соответствугодих элементов И третьей и четвертой групп, выходы элементов И третьей и четвертой групп соединены соответственно со входами счетчиков первой и второй группы, выходы которых подключены к информационным входам соответству1а1их схем сравнени  группы, выходы элементов ИЛИ соединены со вторыми входами соотвествующих триггеров первой группы , выходы которых подключены к первым входам соответствующих элементов И первой группы и ко входам соответствующих элементов НЕ группы , выходы элементов НЕ группы соединены со вторыгли входами соответствующих элементов И второй груп . пы, п тый выход блока управлени  подключен ко вторым входам элементов И первой и второй группы, выходы элементов И второй группы соединены с информационными входами соот ветствующих элементов И третьей и четвертой группы, а также тем, что , блок управлени  содержит первый и второй элементы И, блок пуска и останова , счетчик и дешифратор, первый выход которого  вл етс  четвертым выходом блока, третьим выходом которого  вл етс  второй выход дешифратора, соединенный с первым входом блока пуска и останова, первый выход которого подключен к управл ющего входу второго элемента И , выход которого через счетчик соединен со входом дешифратора, третий выход которого соединен со вторым входом блока пуска и останова и  вл етс  вторым выходом блока второй выход блока пуска и останова подключен к первому входу первого элемента И, выход которого  вл етс  п тым выходом блока, первым выходом которого  вл етс  третий выход блока пуска и останова, второй вход первого элемента И  вл етс  входом блока, информационные входы второго элемента И . вл ютс  группой входов блока. На фиг.1 показано устройство дл  определени  кратчайшего пути в графе , структурна  схема; на фиг.2 блок управлени , блок-схема. Устройство содержит (фиг.1) матричную модель графа 1, блок 2 управлени , генератор 3 тактовых импульсов , по числу строк и столбцов матричной модели графа формирователи 4 дуг, включающие триггеры 5 и счетчики б, дифференцируквдие цепочки 7, по числу столбцов матричной модели графа элементы ИЛИ 8, перва  группа триггеров 9, группа элементов НЕ 10, втора  11 и перва  12 группы элементов И, треть  13 и четверта  14 группы элементов И, перва  15 и втора  16 группы счетчиков, группа схем 17 сравнени  и втора  группа 18 триггеров. Блок управлени  (фиг.2) содержит первый элемент И 19, блок 20 пуска и останова, второй элемент И 21, счетчик 22 и дешифратор 23. Выход 24 дешифратора подключен к управл емым входам элементов 13, выход 25 к управл га-дим входам элементов 14 и первому входу блока 20, выход 26 к управл ющим входам схем .17 сравнени , и второму входу блока 20. Выход счетчика 22 подключен ко входу дешифратора 23, а вход - к выходу элемента И 21, управл ющий вход которого подключен к выходу блока 20, а информационные входы 27 подключены к выходам элементов И 12. Выход 28 блока 20 подключен к установочным входам триггеров 9 первой группы, а третий выход - к управл ющему входу элемента И 19, информационный вход 29 которого подключен к выходу генератора 3, а выход 30 - к информационным входам элементов И 11 и 12 групп. Модель i представл ет собой матрицу однородных  чеек формирователей весов дуг с дифференцирующими цепочками размером п.чп, где п - максимальное число узлов моделируемого графа. Выход кагкдого элемента ИЛИ 8 соединен с кодовым входом триггера 9, выход триггера 9 подключен к входу элемента НЕ 10 и управл емому входу элемента И 12. Выход элемента НЕ 10 подключен к управл ющему входу элемента И 11, а информационные входы элементов И 11 и 12 подключены к выходу 30 элемента И 19 блока управлени . Выход элемента И 11 подключен к информационным входам элементов И 13 и 14, вых.оды которых подключены к счетным входам счетчиков 15 и 16 соответственно. Выходы счетчиков 15 и 16 подключены ко входам схемы 17 сравнени , выход которой подключен к счетному входу триггеров 18. Выходы элементов И 12 подключены к входам счетчиков б одноименноп.строки матричной модели графа и одноименным входат 27 элемента Н 21 блока управлени . Устройство работает следующим обраэом. В исходном состо нии все триггеры 18, счетчики 15, 16 и 22 наход т с  в нулевом состо нии. Определение вершин, образующих кратчайший путь осуществл етс  в три этапа. Первоначально в модель 1 заноситс  информаци  о топологии моделирующего графа сети. При этом триггеры 5 формирователей дуг 4, моделирующих ветви графа, устанавливаютс  в единичное состо ние. Соответствующий формирователь 4 дуг определ етс  пересечением строки с номером, равным номеру начального узла моделируемой ветви и столбца с номером, равным номеру ее конечного узла. В счетчики 6 соответствующих формиров телей дуг 4 занос тс  числа импульсов , дополн 1Э1 1ие длительность ветве до полной емкости счетчиков. После занесени  исходной информации блок пуска и останова 20 блока 2 устанавливает дополнительный триггер 9, в.единичное состо ние, так как перва  вершина в сетевых графах - начальна  вершина (или Фиктивна  вершина с нулевым временем работы). Поэтому на выходе элемента 9 высокий потенциал. Это объ сн етс  тем, что в однонаправленном графе без циклов и петель начальные узлы не содержат входш-шх ветвей, следовательно, на выходе элемента 10, НЕ нулевой потенциал и импульсы с выхода 30 блока 2 через элемент И 11) не поступают на вход элементо И 13, и 14, . С выхода 24 дешифратор , 23 на все управл к цие входы эламен тон И 13 подаютс  разрешающие сигналы , поэтому через все другие элементы И 13 на счетные входы счетчиков 15i (i 2,n) поступают импульсы . Такие же импульсы через элемент И 12 поступают на счетчики 6 первой строки матричной модели сети. Отсчитав число импульсов пропорционально весу моделируемой дуги счетчик 6,4 одного из формирователей переполн етс  и устанавливает соответствующий триггер в единичное состо ние и на вход элементов ИЛИ 8; через дифференцирующую цепочку поступает импульс, который затем поступает на кодовый вход триггера 9i . Триггер 9 перебрасываетс  в единичное состо ние и с его выхода выЬокий .нциал через элемент НЕ закрывает поступление счетных импульсов на вход счетчика 15; через элемент И 13|. Высокий потенциал с выхода триггера 9, обеспечивает также прохождение счетных импульсов через элемент И 12; на входы триггеров 5;,j формирователей i-ой строки матричной модели сети. Это свидетельствует о том, что один из весов дуг, вход щих в узел, номер которого соответствует номеру столбца формирователей , .объединенных элементом ИЛИ 8v через дифференцируьэщие цепочки , сформирован. При этом формируетс  разрешение поступлени  импульсов на входы счетчиков 6-,j , моделирующих ветви графа, исход щие из сформированного узла. Вычислительный процесс продолжаетс  до тех пор, пока на выходах всех триггеров 9 не будут присутствовать высокие потенциалы. Это свидетельствует о том, что все узлы исследуемого графа сформированы. При этом на информационных входах 27 элемента И 21 будут высокие потенциалы, поэтому импульс с выхода элемента И. 21 поступает на вход счетчика 22, на котором зафиксируетс  код 01, в результате возбуждаетс  выход 25 дешифратора 23, поэтому разрешающий сигнал на управл емых входах элементов и 13 снимаетс  и подаетс  на. управл еглые входы элементов И 14. Одновременно блок 20 пуска и останова прекращаетподачу разрешающего сигнала на элемент И 19, тем самым прекра11аетс  подача счетных импульсов с. генератора -3. Кроме этого блок 20 подает импульсы на нулевые входы триггеров 9 тем самым снимаютс  с их выходов высокие потенциалы . Сумматорное число импульсов поступившее с выхода генератора импульсов 3 через элемент И 19 на счетчики 15 соотвествует, кратчайшим величинам- пути дл  соответствующей вершины графа. На этом первый Этап работы устройства заканчиваетс . На втором этапе осуществл етс  восстановление информации о топологии моделируемого гр,афа сети, при этом Исходный граф заноситс  в матричную -модель сети в инверсном пор дке , т.е. матрица смех ности заносимого графа будет транспортирована относительно главной диагонали (см.пример). С выхода 25 дешифратора 23 на все управл ющие входы элементов и 14 подаютс  разрешающие сигн лы., С по влением пускового сигнгша блок управлени  2 разрешает прохож дение импульсов е выхода генератор 3 на входы всех элементов И 11 и 1 Вычислительный процесс продолжаетс далее аналогично цервому.этапу. В результате на счетчиках 16 зафик сируютс  коды, соответствующие кра чайьаим рассто ни м дл  всех вершин нового графа, а на счетчике 22 код 10. Третий этап работы устройства заключаетс  в сравнении показаний счетчиков 15 и 16 путем подачи с выхода 26 дешифратора 23 управл ющего сигнала на схемы 17 сравнени С выхода схем 17 сигнал сравнени  перебрасывает триггеры 18 в единич ное состо ние. Единичные состо ни  триггеров 18 соответствуют вершина графа, образующих кратчайший путь. Работа устройства при определении вершин, образующих кратчайший путь к графе сети, по сн етс  на следующем примере. Пусть задан граф G, описываемый матрицей смежности А и матрицей Т-длин дуг: . 0111000 0000110 0000010 л 0000010; о о о о о .0 1 0000001 0000000 00 2 4 3 « со 00 со 00 2 300 00 00 4 ее г со 00 00 оО 00 О ао off 00 00 fo 00 6 QO fo f o o f 2 off o off- 3o ) где элементы О, если нет дуги из 1 -ой вершины в j-ую, i3 1, если есть дуга из i-о вершины в J-ую, i , J 1 . п; врем  длительности дуги из 1-ой вершины 8 j-ую. После занесени  исходной информ ции на выходе триггера 9 первого столбца будет высокий потенциал, поэтому через элемент И 12 проход т счетные импульсы от генератора через элемент И 19 на входы счетчи ков 6 первой строки матричной модели , а через элементы И 11j и 13 ( ) - на счетчики 15J. Через 2, т..е. с приходом второго им льса переполн етс  счетчик 6 первой строки второго столбца, которы перебрасывает соответствующий триггер , с выхода дифференциру щей цепочки 7(,j сформированный импульс; через элемент ИЛИ 8,j этого ж столбца перебросит триггер Эд, в единичное состо ние. По вление высокого потенциала на выходе триггера 9 второго столбца разрешает поступление И1утульсов на вход счетчиков 6 второй строки. Одновременно элемент НЕ 10 прекращает доступ счетных импульсов на счетчик 15; | показани  которого в данный момент времени равны t Аналогично с приходом очередного шлпульса ( 3) импульсы генератора 3 будут поступать на счетчики четвертой строки; с приходом четвёртого импульса (t,,, 4) - на счетчики третьей строки и п той строки, так как t,j+ 2 + 2 4; с приходом п того импульса - счетчики шестой 5. Накостроки , так как нец, с приходом седьмого импульса t, + tog + t,i7 2 + 3 + 2 7, по витс  высокий потенциал на триггере 9 седьмого столбца; блок 20 прекращает подачу импульсов на входы элементов И 11 и 12 и сбрасывает триггеры Э в нулевое состо ние, при этом суммарное число импульсов, поступившее с выхода генератора 3 через элемент И 19 на входы счетчиков 15 - iSf , соответствуют величинам кратчайших путей в графе дл  Кс1ждоП вершины графа сети. В результате на счетчиках 15 следующие значени : О, 2, 4, 3, 4, 5, 7. Далее заноситс  информаци  о топологии графа в матрицу сети в инверсивном пор дке, т.е. проводитс  транспортирование матрицы А относительно главной диагонали, в результате получаем матрицу А: 0110000 000111 000001 000000 000-000 000000 000 0000 Аналогично получаетс  матрица Т . После занесени  информации А на выходе триггера 9 первого столбца будет высокий потенциал, поэтому через элемент И 12 проход т счетные импульсы от генератора 3 на входы счетчиков 6 первой строки матричной Модели, а через элементы И llj, 14J (J 2-77) - на входы счетчиков 16j. С приходом второго импульса переполн етс  счетчик 6,2 и перебрасывает в нулевое состо ние триггер 5(2 , импульс с выхода триггера Sjj через дифференцирующую цепочку 7 и элемент ИЛИ S,j перебрасывает триггер 9,; в единичное состо ние. На счетчике 1бг2, зафиксируетс  код, равный 2. Переходный процесс заканчиваетс , если на выходах всех триггеров 9 высокий потенциал, в результате на счетчиках 16 следушще значени ; О, 2; 6, 7, 6, 5, 7, а на счетчике 22 код 10. Далее с выхода дешифратора 23 подаетс  управл ющий сигнал на схемы 17 сравнени , С11гналы сравне ни  с выхода схем 17 сравнени  пере брасывают триггеры 18 в единичное состо ние. В данном случае триггеры 18 ,. 18,, 18 и 18т г что соответств ет вершинам, лежащим на кратчайшем пути графа сети. Таким образом, устройство за сче введени  дополнительных элементов с новыгли св з ми обеспе,чивает получение нового положительного эффекта, который заключаетс  в том, что, кроме величины кратчайшего пути все го графа одновременно определ ютс  кратчайшие-пути всего графа, одновременно определ ютс  кратчайшие пути дл  всех вершин графа, а также вершины, образующие кратчайший путь в графе сети и повышает быстродейст вие известного устройства. Формула изобретени  1. Устройство дл  определени  кратчайшего пути в графе, содержащее блок управлени , импульсный вход которого соединен с выходом генератора импульсов, по числу стро и столбцов матричной модели графа цепочки из последовательно соединен ных счетчика и триггера, выход триг Ьера каждого столбца через соответствующую дифференцирующую цепочку соединен с информационным входом соответствующего элемента ИЛИ, по числу столбцов матричной модели графа первую группу триггеров пёрвые входы которых подключены к первому выходу блока управлени , по числу столбцов матричной модели гра фа: первую и втору э группы элементов и, входы счетчиков кагадой строки матричной модели графа соединены с выходом элемента И первой группы одноименного столбца матричной ли графа и подключены к соответству щему входу группы, блока управлени , отличаю щеес  тем, что с целью повышени  быстродействи , в него введены по числу столбцов матричной модели графа группа элементов НЕ, .треть  и четверта  группы элементов И, перва  и втора  группы счетчиков, группа схем сравнени  и втора  группа триггеров, счетные входы ка кдого из которых подкшзчены к выходу соотбетствующей схемы сравнени  группы, управл 1си-дий вход которой соединен со вторым выходом блока управлени , третий и четвертый выходы которого подключены к.управл ющим входам соотвествующих элементов И тр етьей и четвертой групп, выходы элементов И третьей и четвертой соединены соответственно со входами счетчиков- первой и второй группы, выходы которых подключены к информационным входам соответствующих схем сравнени  группы, выходы элементов ИЛИ соединены со вторы ли входагли соответству1сидих триггеров первой группы, выходы которых подключены к первым входам соответствуощих элементов И первой группы и ко входам соответствующих элементов НЕ группы , выходы,элементов-НЕ группы соединены со вторыми входами соответствугацих элементов И второй группы, п тый выход блока управлени  подключен ко вторым входам элементов И первой и второй группы, выходы элементов И второй группы соединены с инфо рмационными входами соответСТВУ1СЯЧИХ элементов И третьей и четвертой группы. 2.Устройство по П.1, отлич ающеес   тем, что, блок управлени  содержит первый и второй элементы И, блок пуска и останова, счетчик и дешифратор, первый выход которого  вл етс  четвертым выходом блока, третьим выходом которого  вл етс  второй выход дешифратора, соединенный с пepвы 4 входом блока пуска и останова, первый выход которого подключен к управл ющему.входу второго элемента И, выход которого через счетчик соединен со входом дешифратора, третий выход которого сбединен со вторым входом блока пуска и останова и  вл етс  вторым выходом блока, второй выход блока пуска и останова подключен к первому входу первого элемента И, выход которого  вл етс  п тым выходом блока, первым выходом которого  вл етс  третий выход блока пуска и останова, второй вход первого элемента И  вл етс  входом блока, инфорг ационные входы второго элемента И  вл ютс  группой входов блока. Источники информации, рин тие во внимание при экспертизе 1.Авторское свидетельство СССР 547770, кл. G 06 F 15/20, 1976.
2. 2.Авторское свидетельство СССР 640314, кл. G 06 G 7/122, 1977 (прототип).