SU640314A1 - Устройство дл определени экстремальных путей в графах - Google Patents
Устройство дл определени экстремальных путей в графахInfo
- Publication number
- SU640314A1 SU640314A1 SU772458633A SU2458633A SU640314A1 SU 640314 A1 SU640314 A1 SU 640314A1 SU 772458633 A SU772458633 A SU 772458633A SU 2458633 A SU2458633 A SU 2458633A SU 640314 A1 SU640314 A1 SU 640314A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- trigger
- output
- paths
- graph
- Prior art date
Links
Description
1
Изобретение относитс к области вычислительной техники и может быть использовано при исследовании сетевых графиков.
Известно устройство дл моделировани кратчайших путей на графе, содержащее блок формировани топологии, блок управлени , формирователь временного интервала , логические элементы и задатчики адресов узлов 1.
Известное устройство осуществл ет моделирование только минимальных путей на графе.
Наиболее близким техническим решением к рассматриваемому вл етс устройство, содержащее блок управлени , импульсный вход которого соединен с выходом генератора импульсов, элементы И по числу столбцов матричной модели сети, цепочки из последовательно соединенных счетчика и триггера по числу строк и столбцов матричной модели сети, выход триггера каждого столбца подключен к информационному входу элемента И соответствующего столбца, управл ющие входы элемептов И соединены с первым выходом блока управлени 2.
Указанное устройство может быть использовано дл определени максимальных иутей в графах, т. е. также отличаетс ограниченными функциональными возможност ми .
Целью изобретени вл етс расширение функциональных возможностей за счет определени минимальных путей в графах.
Поставленна цель достигаетс тем, что в устройство введены но числу столбцов матричной модели сети элементы ИЛИ, дополнительные триггеры и элементы И и по числу строк и столбцов графа-дифференцирующие цепи, вход каждой из которых соединен с выходом соответствующего триггера , а выходы дифференцирующих цепей одного столбца матричной модели сети подключены ко входам элемента ИЛИ соответствующего столбца, выход элемента ИЛИ каждого столбца матричной модели сети соединен с информационным входом донолнительного элемента И одноименного столбца, управл ющие входы дополнительных элементов И подключены ко второму выходу блока управлени , третий выход которого соединен с управл ющими входами дополпительпых триггеров, нулевой вход каждого дополнительного триггера подключен к выходу донолнительного элемента И соответствующего столбца матричной модели сети, выход каждого дополнительного триггера объединен с выходом элемента И соответствующего столбца матричной модели сети и подключен к соответствующему входу блока управлени .
Сущность изобретени по сн етс чертежом .
Устройство содерл ит матричную модель 1 сети, блок 2 управлени , генератор 3 импульсов , формирователи 4 весов дуг, включающие счетчик 5 и триггер 6, элементы И 7, дифференцирующие цепи 8, элементы ИЛИ 9, дополнительные элементы PI 10 и дополнительные триггеры 11.
Модель 1 сети представл ет собой матрицу однородных чеек формирователей весов дуг.
Число элементов И 7, ИЛИ 9 элементов И 10 и триггеров 11 с кодовыми входами определ етс числом строк и столбцов матрицы .
Нулевые выходы триггеров 6 формирователей весов дуг, расположенных в одном столбце, подключены ко входам элемента И 7 и через дифференцирующую цепь 8 ко входам элемента ИЛИ 9 соответствующего столбца.
Выход элемента ИЛИ 9 через элемент И 10 соединен с единичным входом триггера 11. Управл ющие входы элементов И 7, 10, нулевой вход триггера 11, а также выходы элементов И 7 и триггера И соединены с блоком управлени 2.
Устройство работает следующим образом.
Первоначально в модель 1 заноситс информаци о топологии моделируемого графа и весах дуг. При этом триггеры 6 формирователей 4, моделирующих ветви графа, устанавливаютс в единичное состо ние. Соответствующий формирователь 4 определ етс пересечением строки с номером, равным номеру начального узла моделируемой ветви и столбца с номером, равным номеру ее конечного узла. В счетчики 5 соответствующих формирователей 4 занос тс числа импульсов, дополн ющие длительности ветвей до полной емкости счетчиков. После занесени исходной информации на выходах элементов И 7, объедин ющих выходы формирователей 4 в столбцах, соответствующих начальным узлам моделируемого графа, будут высокие потенциалы. Это объ сн етс тем, что в однонаправленном графе без циклов и нетель начальные узлы не содержат вход щих ветвей, а следовательно, и триггеры 6 формирователей 4, наход щихс на том столбце будут в нулевом состо нии.
Работу устройства проследим при определении минимальной величины пути в графе .
С по влением пускового сигнала блок 2 разрешает прохождение импульсов с выхода генератора 3 на входы всех элементов ИЛИ 9. При этом импзльсы проход т только на входы счетчиков 5 тех формирователей 4, которые моделируют веса дуг, исход щих из начальных узлов. Отсчитав число импульсов, пропорциональное весу моделируемой дуги, счетчик 5 одного из формирователей переполн етс , устанавливает в
единичное состо ние соответствующий триггер 6 и на вход соответствующего элемента ИЛИ 9 через дифференцирующую цепь 8 поступит разрещение с нулевого выхода этого триггера, которое в виде импульса проходит через элемент ИЛИ 9, затем через элемент И 10, так как при определении минимальной величины пути в графе на второй вход элемепта И 10 с блока 2 подаетс
разрешающий сигнал.
С выхода элемента И 10 разрешающий импульс поступает па единичный вход триггера 11, который перебрасываетс в единичное состо ние. Это свидетельствует о
том, что одни из весов дуг, вход щих в узел, номер которого соответствует номеру столбца формирователей 4, объединенных элементом ИЛИ 9 через дифференцирующие цепи 8, сформирован. При этом формируетс разрешение поступлени импульсов на входы счетчиков 5 формирователей 4, моделирующих ветви графа, исход щие из сформированного узла. Вычислительный процесс продолжаетс
до тех пор, пока на выходах всех триггеров 11 не будут присутствовать высокие нотенциа .ты. Это свидетельствует о том, что все узлы исследуемого графа сформированы. Блок 2 управлени при этом прекращает
подачу импульсов на входы элементов И
7, 10 и подает импульс на нулевой вход
триггера 11, тем самым с него снимаетс
высокий потепциал.
Суммарное число импульсов, поступившее с выхода блока 2, соответствует минимальной величине пути графа (величине кратчайшего пути в графе).
При определении максил альной величины путп в графе блок 2 управлепн запрещает подачу импульсов на элементы И 10.
Таким образом незначительным усложнением известного устройства значительно увеличиваютс его функциональные возможности дл определени экстремальных
путей в графах.
Claims (2)
1.Авторское свидетельство СССР № 485451, кл. G 06F 15/20, 1971.
2.Авторское свидетельство СССР N° 491132, кл. G 06F 15/20, 1974.
Г/
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772458633A SU640314A1 (ru) | 1977-03-04 | 1977-03-04 | Устройство дл определени экстремальных путей в графах |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772458633A SU640314A1 (ru) | 1977-03-04 | 1977-03-04 | Устройство дл определени экстремальных путей в графах |
Publications (1)
Publication Number | Publication Date |
---|---|
SU640314A1 true SU640314A1 (ru) | 1978-12-30 |
Family
ID=20697896
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU772458633A SU640314A1 (ru) | 1977-03-04 | 1977-03-04 | Устройство дл определени экстремальных путей в графах |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU640314A1 (ru) |
-
1977
- 1977-03-04 SU SU772458633A patent/SU640314A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU640314A1 (ru) | Устройство дл определени экстремальных путей в графах | |
SU491132A1 (ru) | Устройство дл определени максимальных величин путей в графах | |
SU798854A1 (ru) | Устройство дл моделировани сетевыхгРАфОВ | |
SU744592A2 (ru) | Устройство дл определени максимальных величин путей в графах | |
SU1070560A1 (ru) | Устройство дл моделировани сетевых графов | |
SU525954A1 (ru) | Устройство дл определени кратчайшего пути в графе | |
SU1376097A1 (ru) | Устройство дл моделировани сетевых графов | |
SU425181A1 (ru) | Устройство для моделирования случайногопроцесса | |
SU1383386A1 (ru) | Устройство дл определени максимальных путей в графах | |
SU1285487A1 (ru) | Устройство дл определени максимальных путей в графах | |
SU959090A1 (ru) | Устройство дл моделировани сетевых графов | |
SU1383389A1 (ru) | Устройство дл моделировани сетевых графов | |
SU608169A1 (ru) | Устройство дл моделировани сетевого графика | |
SU921059A1 (ru) | Генератор случайных чисел | |
SU1374236A1 (ru) | Устройство дл исследовани графов | |
SU881779A2 (ru) | Устройство дл моделировани веро тностного графа | |
SU1075268A1 (ru) | Устройство дл моделировани сетевых графов | |
SU736108A1 (ru) | Устройство дл моделировани вершины графа | |
SU951319A1 (ru) | Устройство дл обхода сеточной области | |
SU468259A1 (ru) | Устройство дл моделировани сетевого графика | |
SU1182538A1 (ru) | Устройство для моделирования сетевых графов | |
SU1064281A1 (ru) | Модель ребра графа | |
SU732898A1 (ru) | Устройство дл моделировани графов | |
SU1487062A1 (ru) | Устройство для моделирования отказов в сложных системах | |
SU962968A1 (ru) | Устройство дл определени критического пути в графе |