SU1182538A1 - Устройство для моделирования сетевых графов - Google Patents

Description

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных вычислительных устройств для оперативного решения задач организационного управления.

Цель изобретения - повышение

быстродействия за счет уменьшения

времени моделирования топологии сетевого графика при направленной нумерации вершин.

10

2

На фиг.1 изображена блок-схема устройства; на фиг.2 - блок-схема блока управления.

Устройство содержит модели 1 ветвей по числу’моделируемых работ сетевого графика, блок 2 формирования топологии, блок 3 управления и генератор 4. импульсов. В состав каждой модели 1 ветви входят формирователь 5 временных интервалов, первый 6 и второй 7 задатчики адресов

3

1182538

4

^начального и конечного узлов сетевого графика), первый 8 и второй 9

коммутаторы, первый 10 и второй 11 ί

триггеры, первый 12, второй 13 и

третий 14 элементы И, элемент ИЛИ 15 5

и элемент НЕ 16.

Блок 2 формирования топологии содержит первый 17 и второй 18 счетчики, триггер 19, первый 20, второй 21, третий 22 и четвертый 23 эле- Ю менты И, первый 24, второй 25, тре- ) тий 26, четвертый 27 и пятый 28 элементы ИЛИ, элемент НЕ 29. В состав блока 3 управления входят первый 30 и второй 31 задатчики адресов (начальвого и конечного узлов сетевого графика), первый 32 и второй 33 триггеры, первый 34, второй 35, третий 36 и четвертый 37 элементы И.

Устройство работает следующим об- 20 разом.

Предварительно в задатчики 6 и 7 (в качестве которых могут быть использованы счетчики) всей моделей 1

- 25

ветвей заносятся .количества импульсов дополняющие номера соответственно начального и конечного узлов ветвей сетевого графика до полной емкости счетчиков. При этом первоначально узлы графика пронумерованы произволь-30 ным образом. В формирователь 5 временных интервалов каждой модели 1 ветви заносится количество импульсов, соответствующее длительности моделируемой ветви, а триггеры 10 и 11 ус- 35 танавливаются в нулевое состояние.

В счетчик 17 заносится количество импульсов, соответствующее новому номеру начального узла в перенумерованном графике, а счетчик 18 и триггер 40 19 устанавливаются в нулевое состояние.

В блоке 3 управления предварительно в задатчики .30 и 31 заносятся соответственно дополнительные коды ад- 45 ресов начального и конечного узлов сетевого графика, триггеры 32 и 33 устанавливаются в нулевое состояние.

• Генератор 4 импульсов вырабатывает на своих выходах три серии синхро-50 импульсов - ГИ1, ГИ2 и ГИЗ, сдвинутых друг относительно друга, которые соответственно поступают на элементы И 21, И 22 и ИЛИ 27.

Для запуска всех моделей 1 ветвей,55

исходящих из начального узла сетевого

графика, на вход запуска устройства

подается сигнал, который устанавливает триггеры 32 и 33 в единичные состояния , и импульсы с выхода генератора 4 через элемент И 34 проходят на входы задатчиков 30 и 31, а через элемент И 35 и элемент ИЛИ 25 - на первые информационные входы коммутаторов 8 и 9 всех моделей ветвей. С выходов' коммутаторов 8 и 9 импульсы поступают на входы задатчиков 6 и 7 до тех пор, пока на выходах задатчиков 6., в которых записан адрес начального узла, не появится сигнал переполнения . В этот момент времени на выходе задатчика 30 начального узла появляется сигнал переполнения, который проходит через элемент й 36 (так как на первом входе элемента присутствует разрешение с выхода триггера 32) на вход элемента ИЛИ 26 и устанавливает триггер 19 в единичное состояние.

Кроме того, сигнал переполнения с выхода задатчика 30 поступает на вход триггера 33 и устанавливает его' в нулевое состояние, поэтому прекращается подача импульсов на вход элемента ИЛИ 25.

В это время во всех моделях 1 ветвей, исходящих из начального узла, на всех входах элементов И 13 будут разрешающие сигналы с выхода задатчика 6, нулевого выхода триггера 1 1 и элемента ИЛИ-26. Поэтому формирователи 5 временных интервалов этих моделей ветвей подготавливаются сигналами с выходов элементов И 13 к отсчету импульсов серии ГИ1 (измерительная серия) при поступлении их с выхода элементов И 21, на всех входах которых присутствуют разрешающие сигналы.

Сигнал с единичного выхода триггера 19 разрешает прохождение импульсов серии ГИЗ (серия записи) через элементы ИЛИ 27 и 28 на входы счетчиков 17 и 18, а также‘на вторые информационные входы коммутаторов 8 и 9 всех моделей ветвей. При этом импульсы серии ГЙЗ проходят на выходы коммутаторов .8 только тех моделей ветвей, которые исходят из начального узла, так как только у этих моделей ветвей на .первые управляющие входы коммутаторов 8 поступают сигналы с выходов элементов И 13. Импульсы серии ГИЗ поступают на входы коммутаторов 8 и 9 до тех пор, пока на выходе счетчика 17 появится им5

1182538

6

пульс переполнения, т.е. после отчета (Ν-а) импульсов, где N - емкость счетчиков^.а - номер, присвоенный начальному узлу графа. Импульс переполнения счетчика 17 поступает на вторые управляющие входы коммутаторов 8 и 9, которые прекращают вьщачу на выход импульсов серии ГИЗ.

В счетчиках задатчиков 6 моделей ветвей, исходящих из начального узла, запишется (Ν-а) импульсов, т.е. дополнительный числоимпульсный код нового номера начального узла. В дальнейшем поступление импульсов на входы задатчиков 6, в которые была произведена запись номера нового начального узла, блокируется коммутаторами 8, что обеспечивает хранение номера узла до окончания процесса моделирования. Импульсы серии ГИЗ продолжают поступать с выхода элемента ИЛИ 27 на входы счетчиков 17 и

18 до переполнения счетчика 18, импульс переполнения которого устанавливает в нулевое состояние триггер 19, который запрещает поступление импульсов серии ГИЗ на выход элемента ИЛИ 27. Счетчик 17 при этом восстановит свое содержание.

Далее моделируется длительность моделей ветвей, выходящих из начального узла. После установки триггера

19 в нулевое состояние разрешение с его нулевого выхода поступает на вход элемента И 21, и импульсы ГИ1 (измерительная серия) поступают в модели

1 ветвей. На первом входе элемента И 21 присутствует разрешение с выхода инвертора НЕ 29, поэтому импульсы серии ГИ1 формируют временной интервал только у тех моделей ветвей, формирователи 5 временных интервалов которых подготовлены сигналами с выходов элементов И 13.

Отсчитав число импульсов, пропорциональное длительности данной ветви, формирователь 5 временных интервалов вырабатывает, сигнал, который устанавливает в единичное состояние триггеры 10 и 11. С единичного выхода триггера 10 сигнал поступает на один из входов элемента ИЛИ 24, к остальным входам которого подключены одноименные входы остальных моделей 1 ветвей. Пройдя через элемент ИЛИ 24, сигнал поступает на вход элемента НЕ 29, который вырабатывает запрет на одном из входов элемента ИЛИ 27. В результате

запрещается поступление импульсов ГИ1 на все модели 1 ветвей. Одновременно сигнал с выхода элемента ИЛИ 24 поступает на первый вход элемента И 22, на третьем входе которого присутствует разрешение с нулевого выхода триггера 19. Поэтому импульсы серии ГИ2 (топологическая серия) с входа этого элемента проходят на выход и далее через элемент ИЛИ 25 - на первые информационные входы коммутаторов 8 и 9. Импульсы ГИ2 проходят на выход тех коммутаторов 8 и 9, на первый управляющий вход которых поступил сигнал. Соответствующие задатчики 6 и 7 считают до тех пор, пока задатчик 7 модели 1 ветви, где сформирован временной интервал формирователем 5, не выработает Сигнал переполнения.Сигнал с выхода задатчика 7, в котором записан адрес конечного узла ветви, устанавливает в нулевое состояние триггер 10, а также поступает на первые входы элементов И 12 и 14 и на вход элемента НЕ 16.

Если данная.ветвь закончила формирование временного интервала, то сигнал с выхода триггера 11 проходит через элемент И 12 и далее через элемент ИЛИ'15 - к одному из входов элемента й 20, первые η входов (п число моделей ветвей) которого подключены к аналогичным выходам других моделей ветвей. Если временной интервал в данной ветви еще не сформирован, то триггер 11 находится в нулевом состоянии и ввдает запрет на вход элемента И 12. Выходной сигнал задатчика 7 в этом случае не пройдет через этот элемент, и на выходе элемента ИЛИ 15 в этот момент появится запрещающий сигнал, который поступает на соответствующий вход элемента И 20, В тех случаях, когда импульсы на выходе задатчика 7 отсутствуют, на этом входе элемента И 20 присутствует разрешающий сигнал с выхода элемента НЕ 16.

Сигнал с выхода задатчика 7 поступает на один из входов элемента ИЛИ 27, к остальным входам которого подключены выходы задатчиков 7 остальных моделей 1 ветвей, а с выхода элемента ИЛИ 27 - на (п+1)-й вход элемента И 20. Импульс на выходе элемента И 20 появляется только в том случае, если все ветви, входящие в рассматриваемый узел, сформировали

7

1182538

8

временной интервал, т.е. когда сформирована функция конъюнкции узла моделируемого сетевого графика. Во всех остальных случаях на выходе элемента И 20 присутствует нулевой ⁵ потенциал. Импульс с выхода элемента И 20, пройдя через элемент ИЛИ 28, поступает на вход счетчика 17 и увеличивает его содержимое на единицу, чем задается номер, присваиваемый очередному сформированному узлу графика. Кроме того, этот импульс, пройдя через элемент ИЛИ 26, устанавливает в единичное состояние триггер 19, а также проходит через эле.менты И 14 тех моделей 1 ветвей, на вторых входах элементов И 14 которых присутствует выходной сигнал с задатчиков 7 ветвей, входящих в рассматриваемый узел. Сигнал с выхода элемента И 14 каждой модели поступает на второй управляющий вход коммутатора 9. Одновременно сигналы с выходов элементов И 13 поступают на 25 первые управляющие входы коммутаторов 8 моделей ветвей, исходящих из рассматриваемого узла.

Триггер 19 запрещающим сигналом со своего нулевого выхода,соединенного с входом элемента И 22, прерывает поступление импульсов топологической серии, а инверсным сигналом со своего единичного выхода разрешает поступление импульсов серии записи (ГИЗ) через элемент ИЛИ 27 на входы всех моделей ветвей и счетчиков 17 и 18. В течение записи информации в задатчики 7 моделей ветвей, входящих в сформированный узел, и в задатчики 6 моделей ветвей, исходящих из сформированного узла, записывается дополнительный число-импульсный код номера узла, хранящегося в счетчике 17, аналогично тому, как это производилось при записи номера начального узла ветвей, исходящих из начального узла сетевого графика. Запись заканчивается переполнением счетчика 17, в результате чего происходит регенерация содержимого.счетчика 17 и установка триггера 19 в ну- » левое состояние.

Как и прежде, нулевое состояние триггера 19 разрешает дальнейшее временное моделирование сетевого графика (пропускает измерительную серию ГИ1 через элемент И 21), если на выходе элемента ИЛИ 24 отсутствует сигнал прерывания с выхода моделей ветвей. В случае, если на выходе элемента ИЛИ 24 еще присутствует сигнал от моделей ветвей, то триггер 19 разрешает дальнейшее формирование топологии (пропускает топологическую серию ГИ2 через элемент И 22). Каждый новый импульс с выхода элемента И 20 увеличивает на единицу содержимое счетчика 17, чем обеспечивается нумерация вершин графика с возрастанием номеров по мере формирования вершин. Таким образом, работа устройства на каящом шаге моделирования сети состоит из чередующихся этапов: формирование топологии сетевого графика, присвоение номеров узлам, сформировавшим функцию конъюнкции (И) узла, формирование длительностей ветвей.

Когда сформирован конечный узел ..сетевого графика, все триггеры 10 устанавливаются в нулевые состояния, сигнал с выхода элемента ИЛИ 26 поступает на второй вход элемента И 37. и, так как сформирован конечный узел сетевого графика, импульс переполнения с выхода задатчика 31 проходит через элемент И 37 и устанавливает триггер 32 в нулевое состояние.

Процесс моделирования заканчивается этапом записи в дополнительном число-импульсном коде нового номера конечного узла графика в счетчики · · задатчиков адресов моделей ветвей, входящих в конечный узел сетевого графика. Суммарное количество импульсов, поступивших на .вход элемента И 21 с начала счета,и до момента формирования конечного Узла графика, равн'величине длиннейшего пути, а в задатчиках 6. и 7 фиксируются новые значения номеров узлов графика. Пос-, ле расчета для каждой ветви графика, имеющей ί-й начальный и ^-й конечный узлы, выполняется условие х«С] предшествования .

В устройстве обеспечивается поступление из блока 3 управления необходимых сигналов предварительного установи (на фиг.1 не показаны).

1 182538

Claims (1)

1. УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ СЕТЕВЫХ ГРАФОВ, содержащее генератор импульсов, блок управления, блок формирования топологии и модели ветвей, каждая из которых содержит первый и второй задатчики адресов, первый и второй триггеры, формирователь временных интервалов, первый и второй элементы И, элемент НЕ и элемент ИЛИ, входы которого соединены с выходами первого элемента И и элемента .НЕ, выходы задатчиков адресов подключены к первым входам второго

   и первого элементов И, второй вход второго элемента И соединен с нулевым выходом первого триггера, единичный выход которого подключен к второму входу первого элемента И, нулевой вход первого триггера и вход элемента НЕ подключены к выходу, формирователя временных интервалов, первый вход которого соединен с выходом второго элемента И, блок формирования топологии содержит элемент НЕ, три элемента ИЛИ и три элемента И, причем выход первого элемента И блока формирования топологии подключен к первому вхйду третьего элемента ИЛИ этого блока, выход третьего элемента И блока формирования топологии соединен с первым входом второго элемента ИЛИ своего блока, выход элемента НЕ и первый вход третьего элемента И блока формирования топологии объединены и подключены к выходу первого элемента ИЛИ этого блока, входы которого соединены .с выходами первых триггеров моделей ветвей, выходы элементов ИЛИ моделей ветвей подключены к входам первого элемента Й блока формирования топологии, выход второго элемента И блока формирования топологии соединен с вторым входом формирователя временных интервалов каждой модели ветви, первый и второй выходы генератора импульсов подключены к вторым входам второго и третьего элементов.И блока формирования топологии, отличающееся тем, что, с целью повышения быстродействия, в каждую модель ветви введены третий элемент И и первый и второй коммутаторы, в блок формирования топологии введены первый и второй счетчики, четвертый и пятый элементы ИЛИ, четвертый элемент И и триггер, а блок управления содержит четыре элемента И, два задатчика адресов и два триггера, единичные входы которых объединены и являются входом запуска устройства, выходы второго и третьего элементов И модели ветви .соединены с управляющими входами соответственно первого и второго коммутаторов модели ветви, выходы которых подключены к входам одноименных

   Я

   1182538

   >

   1182538

   задатчиков адресов, первые входы первого и второго элементов И блока управления подключены к выходам одноименных триггеров блока управления, первый вход третьего элемента И блока управления соединен с выходом первого триггера блока управления,второй вход третьего элемента И и нулевой вход второго триггера блока управления соединены и подключены к выходу первого задатчика адресов блока управления, входы задатчиков адресов и второй вход второго элемента И блока управления объединены и подключены к выходу первого элемента И блока управления, первый вход и выход четвертого элемента И блока управления соединены соответственно с выходом второго задатчика адресов и нулевым входом первого триггера блока управления, второй вход первого элемента И блока управления подключен к одноименному выходу генератора импульсов, выходы второго и третьего элементов И и второй вход четвертого элемента И блока управления соединены соответственно с входами второго и третьего элементов ИЛИ и выходом треть-г его элемента ИЛИ блока формирования топологии, единичный и нулевой входы и выход триггера блока формирования топологии соединены соответственно с выходом третьего элемента ИЛИ, выходом второго счетчика и первым входом четвертого элемента И блока формирования топологии, выход и вход первого счетчика блока формирования топологии

   подключены соответственно к вторым управляющим входам коммутаторов и выходу пятого элемента ИЛИ блока формирования топологии, второй вход четвертого элемента И и инверсный выход триггера блока формирования топологии соединены соответственно с третьим выходом генератора импульсов и третьими входами второго и третьего элементов И блока формирования топологии, выход второго элемента ИЛИ блока формирования- топологии подключен к первым информационным входам коммутаторов, вторые информационные входы которых соединены с входами второго счетчика и пятого элемента ИЛИ блока формирования топологии и подключены к выходу четвертого элемента И блока формирования топологии, выход четвертого элемента ИЛИ и выход первого элемента И блока формирования топологии соединены соответственно с.входом первого элемента И и входами третьего и пятого элементов ИЛИ блока формирования топологии, входы четвертого элемента ИЛИ блока формирования топологии соединены с первыми входами третьих элементов И моделей ветвей и подключены к выходам вторых задатчиков адресов моделей ветвей, вторые входы, третьих элементов И моделей ветвей соединены с третьими входами вторых элементов И моделей ветвей и подключены к выходу третьего элемента ИЛИ блока формирования топологии.

   1