SU822381A1 - Reversible decimal counter - Google Patents
Reversible decimal counter Download PDFInfo
- Publication number
- SU822381A1 SU822381A1 SU792742923A SU2742923A SU822381A1 SU 822381 A1 SU822381 A1 SU 822381A1 SU 792742923 A SU792742923 A SU 792742923A SU 2742923 A SU2742923 A SU 2742923A SU 822381 A1 SU822381 A1 SU 822381A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- code
- output
- block
- shift register
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
ff
Изобретение относитс .к области автоматики и вычислительной техники и может найти применение в различных област х техники промышленности дл счета однотипных входных воздействий любой физической природы, например дл подсчета количества производимой продукции и его расхода, сравнени двух последовательностей импульсов и т. п. ; The invention relates to the field of automation and computer technology and can be used in various areas of industrial equipment for counting the same type of input effects of any physical nature, for example, for counting the amount of production and its consumption, comparing two sequences of pulses, etc.;
Известны Дес тичные реверсивные счетчики, содержащие регистр сдвига, блок знака, блок коррекции, блок синхронизации и два трехвходовых двоичных сумматора 1.The known reverse reversible counters contain a shift register, a character block, a correction block, a synchronization block, and two three-input binary adders 1.
Известен также реверсивный дес 1тичный счетчик, содержащий блок синхронизации , блок знака, блок коррекции , первый и второй блоки обращени кода, элемент ИЛИ и регистр сдвига, первый выход блока синхронизации соединен с первым входом блока знака, второй и третий входы которого соединены соответственно с суммирующим вычитающим входами реверсивного дес тичного счетчика, первый выход блока коррекции соединен с входом регистра сдвига, первый вход элемента ИЛИ соединен с вторым выходом блока коррекции, первый вход которого соединен с выходом первого блока обращени кода и с четвертым входом блока знака, первый выход которого сое- . динен с первым входом второго блока обращени кода и вторым входом блока коррекции,третий вход которого соединен с вторым выходом блока синхронизации а первый вход первого блока обращени кода соединен с.выходом Also known is a reverse decimal counter containing a synchronization block, a character block, a correction block, the first and second code reference blocks, the OR element and the shift register, the first output of the synchronization block is connected to the first input of the sign block, the second and third inputs of which are connected respectively to the summing the subtractive inputs of the reversible decimal counter, the first output of the correction unit is connected to the input of the shift register, the first input of the OR element is connected to the second output of the correction unit, the first input of which is connected to move the first block of code handling and to a fourth input of the block mark, which first output soe-. dinene with the first input of the second code conversion unit and the second input of the correction unit, the third input of which is connected to the second output of the synchronization unit and the first input of the first code conversion unit is connected to the output
0 регистра сдвига 2.0 shift register 2.
Недостатком этих реверсивных дес тичных счетчиков вл етс относительно низкое быстродействие.The disadvantage of these reverse decimal counters is the relatively low speed.
Целью изобретени вл етс повышение быстродействи .The aim of the invention is to increase speed.
Поставленна цель достигаетс тем, что в реверсивный дес тичный счетчик, содержащий блок синхронизации , блок знака, блок коррекции,The goal is achieved by the fact that in a reversible decimal counter containing a synchronization unit, a character unit, a correction unit,
0 первый и второй блоки обращени кода, элемент |1ЛИ и регистр сдвига, причем первый выход блока синхронизации соединен с первым бходом блока знака, второй и третий входы которого соеди5 нены соответственно с суммирующим и вычитающим входами реверсивного дес тичного счетчика, первый выход блока коррекции соединен с входом регистра сдвига, первый вход элемента0 the first and second code reference blocks, the | 1LI element and the shift register, the first output of the synchronization block is connected to the first bypass of the character block, the second and third inputs of which are connected respectively to the summing and subtracting inputs of the reversible decimal counter, the first output of the correction block is connected with shift register input, first element input
0 ИЛИ соединен с вторым выходом блока коррекции, первый вход которого соединен с выходом первого блока обраще ни кода и с четвертым входом блока знака, первый выход которого соединен с первым входом второго блока обращени кода и .вторым входом блока коррекции, третий вход которого соединен с вторым выходом блока син хройизации, а первый вход первого блока обращени кода соединен с выходом регистра сдвига, введен триг гер, пр мой выход, которого соединен с вторым входом первого блока обращени кода, выход которого соединен с вторым входом второго блока обращени кода, второй выход блока знак соединен с вторым входом элемента ИЛИ, выход которого соединен с пр мым входом триггера, инверсный вход которого соединен с выходом второго блока обращени кода. Структурна схема реверсивного дес тичного счетчика показана на чертеже. Реверсивный дес тичный счетчик содержит блок синхронизации 1, блок знака 2, блок коррекции 3, первый 4 и второй 5 блоки обращени кода, элемент ИЛИ б и триггер 7, и регистр сдвига 8. Первый выход блока синхронизации 1 соединен с первым входом блока знака 2, второй и третий входы которого соединены соответственно с суммирукндим 9 и вычитающим 10 входами реверсивного дес тичного счетчи ка, первый выход блока коррекции 3 соединен с входом регистра сдвига 8 первый вход элемента ИЛИ б .соединен с вторым выходом блока коррекции 3, первый вход которого соединен с выходом первого блока обращени кода 4 и с четвертым входом блока знака 2, первый выход которого соединен с пер вым входом второго блока обращени кода 5 и вторым входом блока коррекции 3, третий вход которого соединен с вторым выходом блока синхронизации 1, а первый код первого блока обращени кода 4 соединен с выходом регистра сдвига 8, пр мой выход тригге ра. 7 соединен с вторым входом первог блока обращени кода 4, выход которо го соединен с вторым входом блока об ращени кода 5, второй выход блока знака 2 соединен с вторым, входом элемента ИЛИ 6, выход которого соеди нен с пр мым входом триггера 7 инверсный вход которого соединен с выходом второго блока обращени кода 5. Реверсивный дес тичный счетчик ра ботает следующим образом. Блок синхронизации 1 вырабатывает тактовые импульсы, которые используютс в качестве сдвиговых импульсов регистра сдвига 8, причем блок синхронизации 1 вырабатывает по первому выходу синхронизирующие сигналы с частотой 4 - f -t J где f - частота тактовых сигналов/ п - количество двоичных разр дов регистра сдвига 8, и по второму выходу - синхронизирующие сигналы с частотой Ч 4 Количество двоичных разр дов регистра сдвига 4 выбираетс согласно соотношению , где m - количество дес тичных разр дов (тетрад) счетчика. Блок коррекции 3 представл ет собой регистр сдвига на два разр да и совместно с регистром сдвига 8 образует последовательный регистр на 4т двоичных разр дов. Блок знака 2 вырабатывает по первому выходу сигнал, определ ющий режим работы реверсивного счеагчика ., (сложение или вычитание), фиксирует знак результата и обеспечивает синхронизацию поступлени счетных импульсов по второму выходу в моменты считывани с выхода регистра 8 первого (младшего) разр да двоично-дес тичного кода 8-4-2-1. В исходном состо нии триггер 7 находитс в нулевом состо нии и на его пр мом выходе действует нулевой логический сигнал, при котором блок обращени кода 4 пропускает без изменени последовательный двоично-дес тичный код с выхода регистра сдвига 8 на первый вход блока коррекции 3. Таким образом, цепь циркул ции двоично-дес тичного кода в последовательном регистре, состо щем из блока коррекции 3 и регистра сдвига 8, Зс1мкнута. Исходное состо ние счетчика сохран етс до прихода на суммирующий 9 либо вычитающий 10 входы последовательности входных импульсов. В режиме сложени счетчик работа ет следующим образом. Блок знака 2 в режиме сложени вырабатывает на первом выходе нулевой лргический сигнал, по которому блок обращени кода 5 переходит в состо ние передачи в пр мом коде сигнсшов с его второго входа на выход , а блок коррекции 3 переходит в состо ние, положительной коррекции по запрещенному коду 1010. Первый импульс счетчика, посту- пающий по суммирующему В24оду 9,синхронизируетс импульсом первого выхода блока синхронизации 1 и выдаетс по второму выходу блока знака 2. Этот импульс проходит через элемент ИЛИ 6 на вход установки триггера 70 OR is connected to the second output of the correction unit, the first input of which is connected to the output of the first code inverter unit and to the fourth input of the sign unit, the first output of which is connected to the first input of the second code reversal unit and the second input of the correction unit, the third input of which is connected to the second output of the sync block, and the first input of the first code conversion block is connected to the output of the shift register, a trigger is entered, a direct output, which is connected to the second input of the first code inverter block, the output of which is connected to the second input the second block of code circulation, the second output of the block is connected to the second input of the OR element, the output of which is connected to the forward input of the trigger, the inverse input of which is connected to the output of the second code conversion block. The block diagram of the reversible decimal counter is shown in the drawing. The reversible decimal counter contains a synchronization block 1, a character block 2, a correction block 3, the first 4 and second 5 code reference blocks, an OR b and a trigger 7, and a shift register 8. The first output of the synchronization block 1 is connected to the first input of the sign 2 block the second and third inputs of which are connected respectively to the summation of 9 and the subtractive 10 inputs of the reversible decimal counter, the first output of the correction block 3 is connected to the input of the shift register 8 the first input of the element OR b is connected to the second output of the correction block 3, the first input of which It is connected to the output of the first code 4 unit and the fourth input of the sign 2 block, the first output of which is connected to the first input of the second code 5 block and the second input of the correction block 3, the third input of which is connected to the second output of the synchronization block 1, and the first code The first code 4 access block is connected to the output of the shift register 8, the direct output of the trigger. 7 is connected to the second input of the first code conversion unit 4, the output of which is connected to the second input of the code 5 reference block, the second output of the sign 2 block is connected to the second input of the OR element 6, the output of which is connected to the forward input of the trigger 7 inverse input which is connected to the output of the second block of code 5. The reversible decimal counter operates as follows. Synchronization unit 1 generates clock pulses, which are used as shift pulses of shift register 8, and synchronization unit 1 produces clock signals with frequency 4 on the first output - f -t J where f - frequency of clock signals / n - number of binary bits of shift register 8, and on the second output - synchronizing signals with frequency Ч 4 The number of binary bits of shift register 4 is selected according to the relation, where m is the number of decimal bits (tetrads) of the counter. Correction unit 3 is a shift register for two bits and, together with shift register 8, forms a sequential register for 4t bits. The character block 2 generates a signal on the first output that determines the operating mode of the reversible switch, (addition or subtraction), fixes the sign of the result and ensures the synchronization of the arrival of the counting pulses on the second output at the moments of reading the binary the decimal code is 8-4-2-1. In the initial state, trigger 7 is in the zero state and at its direct output operates a zero logic signal, in which the code 4 inverter passes without changing the serial binary-decimal code from the output of the shift register 8 to the first input of the correction block 3. Thus Thus, the binary-decimal code circulation circuit in a sequential register consisting of a correction block 3 and a shift register 8 is closed. The initial state of the counter is maintained until it arrives at a summing 9 or subtracting 10 inputs of a sequence of input pulses. In addition mode, the counter operates as follows. The character block 2 in the addition mode generates at the first output a zero signal, according to which the code 5 access block enters the transmission state in the direct signsshov code from its second input to the output, and the correction block 3 enters the state of a positive correction according to the forbidden code 1010. The first pulse of the counter, coming on the summing B24odod 9, is synchronized by the pulse of the first output of the synchronization unit 1 and is outputted by the second output of the character block 2. This pulse passes through the element OR 6 to the input of the trigger setup 7
и переводит его в единичное логическое состо ние к моменту считывани младшего разр да двоично-дес тичного кода с выхода регистра сдвига 8. Переход триггера 7 в единичное логическое состо ние приводит к переключению блока обращени кода 4 в режим инвертировани последовательного кода, поступающего на его первый вход с выхода регистра.сдвига 8.and translates it into a single logical state by the time the low-order bit of the binary-decimal code is output from the output of the shift register 8. The transition of the trigger 7 to the single logical state leads to the switching of the code 4 inverter into the inversion mode of the sequential code arriving at its first input from the output of the register. shift 8.
Инвертированный двоично-дес тичный код последовательно, начина с , младшего разр да,, записываетс с выхода регисч- за сдвига 8 на его вход через блок обращени кода 4 и блок коррекции 3 до тех пор, пока триггер 7 не возвратитс в нулевое логическое состо ние и не переведет блок обращени кода 4 в режим передачи пр мого кода, поступающего с выхода регистра сдвига 8.The inverted binary-decimal code is sequentially, starting with the low-order bit, recorded from the output of the register shift 8 at its input through the code block 4 and the correction block 3 until trigger 7 returns to zero logic state and does not translate the code 4 access block into the transfer mode of the forward code coming from the output of the shift register 8.
Триггер 7 возвратит в нулевое состо ние перва единица инвертированного двоично-дес тичного кода, начина с младшего разр да младшей тетрады , котора с выхода блока обращени .кода 4 проходит без изменени через блок обращени кода 5 на инверсный вход триггера 7, а также записываетс в блок коррекции 3.The trigger 7 will reset the first unit of the inverted binary-decimal code to the zero state, starting with the low bit of the lower tetrad, which from the output of the access code 4 code passes without change through the address block code 5 to the inverted input of the trigger 7, and is also written to correction block 3.
Триггер 7 устанавливаетс в нулевое логическое состо ние после первой единицы инвертированного двоично-дес тичного кода и переЕ одит блок обращени кода 4 в режим передачи пр мого кода.The trigger 7 is set to the zero logical state after the first unit of the inverted binary-decimal code and transfers the code 4 reference block to the direct code transmission mode.
Таким образом, после первой единицы в инвертированном двоично-дес тичном коде остальные разр ды кода с выхода регистра сдвига 8 передаютс блоком обращени кода 4 в пр мей коде, что приводит к увелиЧению двоичного кода младшей тетрады на одну единицу. .Thus, after the first unit in the inverted binary-decimal code, the remaining code bits from the output of the shift register 8 are transmitted by the code 4 reference block in the direct code, which leads to an increase in the binary code of the lower tetrad by one unit. .
Действительно, , например, начальный двухтетрадный код был нулевым ОООО.ОООО., то в его инвертированном коде единица сформируетс в первом же разр де младшей тетрады, котора записываетс в регистр, образованный блоком коррекции 3 и регистром сдвига 8. Остальные же разр ды начального двоично-дес тиЗДого кода,- начина с второго разр да младшей тетрады, переписываютс без изменени , .что дает в результате код 0000.0001 (один).Indeed, for example, the initial two-tetrad code was zero OOOO.OOOOOO. In its inverted code, the unit will be formed in the first bit of the lower tetrad, which is written to the register formed by the correction unit 3 and the shift register 8. The same bits of the initial binary - ten-code; - starting with the second bit of the lower tetrad, are rewritten without change, which results in the code 0000.0001 (one).
Если, например, с выхода регистра сдвига 4 считываетс двоично-дес тичный код 0000.0111 (семь), то в его инвертированном коде перва единица сфЬрмируетс в четвертом разр де младшей тетрады, после которой двоичный код второй тетрады переписываетс в пр мом коде. В результате сформируетс двоично-дес тичный код ОООО.ЮОО (восемь).If, for example, a binary-decimal code 0000.0111 (seven) is read from the output of shift register 4, then in its inverted code the first unit is recorded in the fourth bit of the lower tetrad, after which the binary code of the second tetrad is rewritten in the forward code. As a result, a binary-decimal LLCO.OOO code (eight) will be generated.
Следовательно, в младшей тетраде двоично-дес тичного кода осуществл етс двоичный счет благодар управлению блоком обраще.ни кода 4 сигналами пр мого выхода триггера 7.Consequently, in the lower tetrade of the binary-decimal code, binary counting is carried out due to the control of the block reversing the code 4 by the signals of the direct output of the trigger 7.
Блок коррекции 3 в режиме двоичного счета от О до 9 выполн ет функцию регистра сдвига на два разр да, дополн регистр сдвига 8 до 4т двоичных разр дов.Correction block 3 in the binary counting mode from O to 9 performs the function of a shift register by two bits, additionally the shift register 8 to 4t bits.
Дес тый входной импульс, действующий на суммирующем входе- 9, изменит состо ние младшей тетрады на за0 прещенный код lOlO, по которому срабатывает блок, коррекции 3 по синхронизирующему сигналу четвертого разр да , поступающему с второго выхода блока синхронизации 1 на третий The tenth input pulse acting on the summing input-9 will change the state of the lower tetrad to the forbidden lOlO code, on which the block is triggered, of the correction 3 on the fourth-bit clock signal coming from the second output of the sync unit 1 to the third
5 вход блока коррекции З.Блок коррек- ции 3 в режиме суммировани формц- рует по коду 1010 на его втором выходе сигнал, который закрывает на один такт цепи сдвига в блоке коррек0- ции 3, стира единицы во втором иThe 5 input of the correction block Z. The correction block 3, in the summation mode, forms, on code 1010 at its second output, a signal that closes the shift circuit for one measure in the correction block 3, erasing the units in the second and
четвертом разр дах младшей тетрады, Сигнал коррекции со второго выхода блока коррекции 3 поступает через элемент ИЛИ б на пр мой -вход триггера 7, устанавлива его в единичное the fourth bit of the lower tetrad, the correction signal from the second output of the correction block 3 is supplied through the element OR b to the direct input of the trigger 7, it is set to one
5 состо ние, что приводит к переходу блока обращени кода 4 в режим инвертировани к моменту считывани младшего разр да второй тетрады с выхода регистра сдвига 8.Таким образом5 state, which leads to the transition of the code conversion unit 4 to the inversion mode by the moment of reading the low-order bit of the second tetrad from the output of the shift register 8. Thus
00
осуществл етс переход двоичного счета во вторую тетраду, в которой пре-. образование кодов осуществл етс аналогично описанному выше преобразованию кодов в первой тетраде.the binary count is being transferred to the second tetrad, in which the pre- code generation is carried out similarly to the code conversion described above in the first tetrad.
5 в результате после дес ти входных импульсов в режиме суммировани образуетс двоично-дес тичный код . 0001.0000 (дес ть).5, as a result, after ten input pulses in the summation mode, a binary-decimal code is formed. 0001.0000 (ten).
Дальнейший двоичный счет в тетраQ дах и дес тичный переход счета из младшей тетрады в старшую в режиме суммировани осуществл етс аналогичным образом.Further binary counting in tetraQ dah and decimal counting from the lower tetrad to the highest in the summation mode is carried out in a similar way.
В режиме вычитани счетчик работает следующим образом. .In subtraction mode, the counter operates as follows. .
Блок знака 2 в режиме вычитани вырабатывает на первом выходе единичный логический сигнал, по которому блок обращени кода 5 переходит в состо ние инвертировани сигналов, The block of character 2 in the subtraction mode generates at the first output a single logical signal, according to which the block of code 5 turns into the inverted state of signals
0 поступающих на его второй вход с0 arriving at his second entrance with
выхода блока обращени кода 4. Кроме того, единичный логический сигнал первого выхода блока знака 2 посту- I пает на второй вход блока коррекцииthe output of the code circulation unit 4. In addition, a single logical signal of the first output of the block of character 2 is supplied to the second input of the correction unit
5 3 и переводит его в состо ние отрицательной коррекции по запрещенному коду 1111.5 3 and translates it to the negative correction state using forbidden code 1111.
Входной импульс счетчика, поступающий по вычитающему входу 10, синхронизируетс импульсом первого выхода блока синхронизации 1 и выдаетс к второму выходу блока знака 2. Этот импульс проходит через элемент ИЛИ б на установочный вход триггераThe input pulse of the counter, arriving at subtractive input 10, is synchronized by the pulse of the first output of synchronization unit 1 and is output to the second output of the character block 2. This pulse passes through the OR element b to the setup input of the trigger
5 7 и переводит его в единичное логическое состо ние к моменту считывани младшего разр да дврично-дес тичного кода с выхода регистра сдвига 8 Переход триггера 7 в единичное логическое состо ние приводит к переключению обращени кода 4 в режим инвертировани последовательного кода поступающего на его первый вхой G выхода регистра сдвига 8.5 7 and translates it into a single logical state by the moment of reading the low-order bit of the binary-decimal code from the output of the shift register 8 The transition of the trigger 7 to the single logical state causes the code 4 to be switched to the inversion mode of the sequential code arriving at its first time G output shift register 8.
Инвертированный двоично-дес тичны код последовательно, начина с младшего разр да, записываетс с выхода регистра сдвига 8 на его вход через блок обращени кода 4 и блок коррекции 3 до тех пор, пока триггер 7 не возв1эатитс в нулевое логическое состо ние и не переведет блок обраще ни кода 4 в режим передачи пр мого кода, поступающего с выхода регистра сдвига 8. ,The inverted binary-decimal code is sequentially, starting at the low-order bit, written from the output of the shift register 8 to its input through the code conversion block 4 and the correction block 3 until the trigger 7 returns zero logic and transforms the block Code 4 is converted to the direct code transfer mode, coming from the output of the shift register 8.,
Триггер 7 возвратит в нулевое логическое состо ние первый нуль инвертированного двоично-дес тичного кода, начина с младшего разр да младдаей тетрады, который с выхода блока обращени кода 4 поступает на второй вход блока обращени кода 5, где инвертируетс в единичный логический сигнал, поступающий на вход сброса триггера7.The trigger 7 will return to zero logic the first zero of the inverted binary decimal code, starting with the low bit of the small branch of the tetrad, which from the output of the code 4 inverter enters the second input of the code 5 inverter, where it is inverted into a single logic signal trigger reset input7.
Триггер 7 устанавливаетс в нулевое логическое состо ние после первого нул инвертированного двоичнодес тичного кода и переводит блок обращени кода в режим передачи пр мого кода.The trigger 7 is set to a zero logic state after the first zero of the inverted binary binary code and switches the code reference unit to the forward code transmission mode.
Таким образом, после первого нул в инвертированном двоично-дес тичном коде остальные его разр ды передаютс блокам обратного кода 5 в пр мсм коде, что приводит к уменьшению младшей тетрады на одну единицу.Thus, after the first zero in the inverted binary-decimal code, the rest of its bits are transmitted to the blocks of the return code 5 in the forward code, which leads to a decrease in the lower tetrad by one unit.
Действительно, если, например, с выхода регистра сдвига 8 считываетс двоично-дес тичный код 0000.1000 (восемь), то в его инвертированном коде первый нуль сформируетс в четвертом разр де младшей тетрады, после ко.торого двоичный -код второй тетрады переписываетс в пр мом коде. В результате сформируетс двоичнодес тичный код 000.0111 (семь).Indeed, if, for example, the output of the shift register 8 reads the binary-decimal code 0000.1000 (eight), then in its inverted code the first zero is formed in the fourth bit of the lower tetrad, after the second binary the code of the second tetrad is rewritten into code. As a result, a binary number 000.0111 (seven) is generated.
Следовательно, в младшей тетраде двоично-дес тичного кода выполн етс двоичное вычитание посредством управлени блоком обращени кода 4 со стороны триггера 7.Therefore, a binary subtraction is performed in the junior tetrad of the binary-decimal code by controlling the code 4 access block from the side of the trigger 7.
Блок коррекции 3 в режиме двоичного вычитани от 9 до О выполн ет Функции регистра сдвига на два разр да , дополн регистр сдвига до 4 двоичных разр дов.Correction block 3 in the binary subtraction mode from 9 to O performs the functions of the shift register by two bits, in addition to the shift register to 4 bits.
Дес тичный переход счета из тетра ды в тетраду в режиме вычитани осуществл етс следующим образом. Если, например, с выхода регистра сдвига 8 считываетс двоично-дес,личный код 0001.0000 (дес ть) и на вычитающем входе 10 действует входной импульсThe counting transition from the tetrad to the tetrad in the subtraction mode is carried out as follows. If, for example, a binary-dec is read from the output of shift register 8, the personal code 0001.0000 (ten) and the input pulse 10 acts on the subtracting input 10
который установит триггер 7 в единичное состо ние, то триггер 7 сохранит это состо ние во врем инвертировани блоком обращени кода 4 всех разр дов млгщ-; шей тетрады, в которой образуетс запрещенный код 1111.which sets trigger 7 to a single state, then trigger 7 will retain this state during the inversion of the code 4 of all bits and bits in the inverter; of the tetrade, in which the forbidden code 1111 is formed.
Блок коррекции 3 в режиме вычитани срабатывает по запрещенному коду 1111 и затсрываёт на один такт цепи сдвига в блоке коррекции 3, стира единицы во втором и третьем разр дах младшей тетрады. Этим осуществл етс преобразование запрещенного кода 1111 младшей тетрады в двоичный код 1001 (дев ть).The correction unit 3 in the subtraction mode is triggered by the forbidden code 1111 and closes one shift circuit in the correction unit 3 by erasing the units in the second and third digits of the lower tetrad. This converts the forbidden code 1111 of the lower tetrad to binary code 1001 (nine).
Так как первый нуль в инвертированном двоично-дес тичном коде 1110.1111 формируетс блоком обращени кода 4 только в первом разр де второй тетрады, триггер 7 вернетс в нулевое логическое состо ние после первого разр да второй тетрадыи переключит блок обращени кода 4 в режим передачи пр мого кода.Since the first zero in the inverted binary-decimal code 1110.1111 is generated by the code 4 reference block only in the first bit of the second tetrad, the trigger 7 returns to the zero logic state after the first bit of the second tetrad and switches the code 4 block to the forward code transmission mode .
В результате вместо исходного кода 0001.0000 (дес ть) в регистр сдвига 8 с выхода блока коррекции 3 записываетс новый двоично-дес тичный код 0000.100Q1 (дев ть).As a result, instead of the source code 0001.0000 (ten), the new binary-decimal code 0000.100Q1 (nine) is written to the shift register 8 from the output of correction block 3.
Дальнейшее двоичное вычитание в тетрадах и дес тичный переход счета из младшей тетрады в старшую в режим вычитани осуществл етс аналогичным образом-.Further binary subtraction in tetrad and the decimal transition of the count from the lower tetrad to the older to the subtraction mode is carried out in a similar way.
Если в режиме вычитани во всех тетрадах двоично-дес тичного кода на рыходе блока обращение кода 4 сфор )1ируетс нулевой коди на вычитающий вход 10 поступает входной импульс, то блок знака 2 срабатывает по сигналам , поступающим с выхода блока обращени кода 4 на его четвертый вход, что приведет к изменению знака результата на отрицательный и переведет счетчикив режим суммировани .If, in the subtraction mode, in all tetrads of a binary-decimal code on the output of the block of code 4 code reversal), a zero code is inputted to subtractive input 10, an input pulse arrives, then the character 2 block is triggered by signals from the code 4 block to its fourth input , which leads to a change in the sign of the result to a negative and translates the counters in the summation mode.
Если знак результата отрицательный и на суммирующий вход 9 поступает входной импульс, то блок знака 2 переводит счетчик в режим вычитани If the sign of the result is negative and the input pulse arrives at the summing input 9, then the sign 2 block translates the counter into the subtraction mode
Если знак результата отрицательный во всех тетрадах двоично-дес тичного кода на выходе блока обращени кода 5 сформируетс нулевой код, и на суммирующий вход 9 поступает входной импульс, а блок знака 2 измен ет знак результата на положительный и переводит счетчик в режим суммировани .If the sign of the result is negative in all tetrads of the binary-decimal code, a zero code is formed at the output of code 5 block, and an input pulse arrives at summing input 9, and the sign 2 block changes the sign of the result to positive and puts the counter into the summation mode.
Таким образом осуществл етс дес тичный счет как с положительным, так и отрицательными числами. In this way, a decimal count is made with both positive and negative numbers.
Абсолютна величина результата счета фиксируетс в двоично-дес тичном коде 8-4-2-1 в последовательном регистре, который образован соединением блока коррекции 3 и регистра сдвига 8.Знак результата счета фикси руетс блоком знака 2.The absolute value of the counting result is recorded in the binary-decimal code 8-4-2-1 in the sequential register, which is formed by the connection of the correction block 3 and the shift register 8. The counting result symbol is fixed by the sign 2 block.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792742923A SU822381A1 (en) | 1979-03-28 | 1979-03-28 | Reversible decimal counter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792742923A SU822381A1 (en) | 1979-03-28 | 1979-03-28 | Reversible decimal counter |
Publications (1)
Publication Number | Publication Date |
---|---|
SU822381A1 true SU822381A1 (en) | 1981-04-15 |
Family
ID=20817883
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792742923A SU822381A1 (en) | 1979-03-28 | 1979-03-28 | Reversible decimal counter |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU822381A1 (en) |
-
1979
- 1979-03-28 SU SU792742923A patent/SU822381A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU822381A1 (en) | Reversible decimal counter | |
SE7908640L (en) | TIDSMULTIPLEXSTROMSTELLARKRETS | |
SU690477A1 (en) | Digital device for modulo limiting | |
SU669354A1 (en) | Modulo three adder | |
SU1539774A1 (en) | Pseudorandom series generator | |
SU877529A1 (en) | Device for computing square root | |
SU1140118A1 (en) | Device for calculating value of square root | |
SU593211A1 (en) | Digital computer | |
SU999140A1 (en) | Code converter | |
SU981991A2 (en) | Modulus multiplication device | |
SU1067497A1 (en) | Polyfunctional module | |
SU548858A1 (en) | Reading device | |
SU440795A1 (en) | Reversible binary counter | |
SU661548A1 (en) | Counting-out device | |
SU559389A1 (en) | Switching device | |
SU646330A1 (en) | Arrangement for computing the function: x equals (squared a plus squared b) raised to the 1/2 power | |
SU705448A1 (en) | Multiplier | |
SU911519A1 (en) | Device for computing elementary functions | |
SU894714A1 (en) | Microprocessor module | |
SU1709301A1 (en) | Division device | |
RU2020744C1 (en) | Universal modulo-m parallel counter-decoder of bits in n-bit binary code | |
SU1012245A1 (en) | Multiplication device | |
SU857982A1 (en) | Square rooting device | |
SU798972A1 (en) | Information displaying device | |
SU842789A1 (en) | Microprocessor section |