Изобретение относитс к вычислительной технике и может быть использовано при проектировании аппаратных средств автоматического контрол циф ровых вычислительных устройств. Известны сумматоры по модулю три, выполненные на ферродиодных логических элементах 1. Однако такие сукматоры по МОДУ.ШО три имеют большие затраты оборудовани и невысокую надежность. Наиболее близок к предлагаемому изобретению сумматор по модулю три, содержащий троичные логические элементы , шина первого слагаемого соеди нена с первым входом первого троичного логического элемента, шина второго слагаемого подключена к первому входу второго троичного логического элемента и второму входу первого трр ичного логического элемента, вход которого подключен к первым входам третьего и четвертого троичных логических элементов, вторые входы которых подключены к выходу второго троичного логического элемента, который подключен также к третьему входу тре тьего троичного логического элемента , четвертый вход которого соединен с выходом первого троичного.логического элемента, а выход - с первым входом п того троичного логического элемента, второй выход которого подключен к выходу четвертого троичного логического элемента, третий и четвертый входы п того троичного логического элемента подключены соответственно к выходам третьего и четвертого троичгелх логических элементов , а выход - к выходной шине, второй вход второго троичного логического элемента подключен к шине первого слагаемого 2, Такой сумматор по модулю три имеет сложную реализацию, т.е. выполнен на шести логических элементах. Цель изобретени - экономи оборудовани . Это достигаетс тем, что шина первого слагаемого подключена к третьему и четвертому входам четвертого троичного логического элемента. На фиг. 1 дана схема формировани остатка четырехразр дного числа; на фиг. 2 - временна диаграмма работы устройства, где обозначены: Д - импульсы трехфазного источника питани : - - запись - - запись - - считывание О . А. - считывание Т - считыва ние - . Четырехразр дное число находитс в разр дах регистра 1-4. Троичные логические элементы 5 и 6 определ ют остаток по модулю три четверичных цифр, расположенных в двух соседних разр дах. Сум.атор по модулю три совокупность троичных логических (эл ментов 7-11) - определ ет остаток по модулю 1ри от суммы цифр, поступающих на входы элементов 5 и б из разр дов регистра 1 - 4. Выходы разр дов регистра 1-4 соединены с входа ми троичных логических элементов 5 и 6.Выход троичного логического элемен та 5 (шина первого слагаемого X) соединен с входом первого троичного логического элемента 7, с входом Bjo рого троичного логического элемента 8, с входами четвертого троичного логического элемента 10 сумматора. Выход троичного логического элемента 6 (шина второго слагаемого X) соединен с входом первого троичного логического элемента 7 и с входом второго троичного, логического элемен та 8 сумматора. Выход первого троичного логического элемента 7 соединен с входами третьего троичного логического элемента 9, с входом четве того троичного логического элемента 10 сумматора. Выход второго троичного логического элемента 8 соединен с входами третьего троичного логического элемента 9, с входом четвертого троичного логического элемента 10 сумматора. Выход третьего троичного логического элемента 9 соедине с входами п того троичного логического элемента 11 сумматора. Выход четвертого троичного логического эле мента 10 соединен с входами п того троичного логического элемента 11 сумматора. На выходе п того троично го логического элемента 11 сумматор формируетс остаток по модулю три R (3), Сумматор по модулю три собран на п ти троичных логических элементах, каждый из которых выполн ет троичные операции, описанные в табл. 1. Указанные операции образуют функцио нально, полную систему логических фу ций и могут быть регшизованы на основе троичных элементов (например, на ферритовых логических элементах) Система тактового питани .схемы сумматора-трехфазна ; при этом каждьЕй следующий разр д слагаемого пос тупает на вход сумматора через три зы (один такт) передачи информации по элементам (см. фиг. 2). Тактовым иишульсом первой фазы считываетс информаци с троичных л гических элементов 7 и 8, второй фа зы - с разр дов регистра 1 - 4 и тр ичных логических элементгов 9 и 10, третьей фазы - с троичных логически элементов 5, б и 11. Рассмотрим работу сумматора по мо- улю три на примерах определени остатков восьми чисел, представленных в табл. 2. в двоичной системе счислени представл етс положительным сигналом в разр де, а О отсутствием сигнала в разр де. Числа на разр дах регистра 1-4 мен ютс в каждом такте последовательно в соответствии с табл. 2 (см, фиг. 1 и 2). П р им е р 1. (число - 0001) . Тактовым импульсом второй фазы первого такта считываетс информаци с первого разр да регистра 1 и согласно логике работы элемента, записанной в табл. 1, положительньгй сигнал с первого разр да регистра 1 передаетс на первый вход элемента 5; импульсом .третьей фазы положительный сигнал с элемента 5 паредаетс на первый вход элемента 7 и третий вход элемента 10. Импульсом первой фазы второго такта положительный сигнал с элемента 7 передаетс на первый вход элемента 9 и 10, импульсом второй фазы положительный сигнал с элемента 9 передаетс на первый вход элемента 11, импульсом третьей фазы положительный . сигнал с. элемента 11 выходит из сумматора , образу остаток по модулю три R (3) , соответс-:-дующий Пример 2. (число - 0010) . Тактовым импульсом второй фазы второго такта считываетс информаци со второго разр да регистра 2, положительный сигнал передаетс на второй вход элемента 5, импульсом третьей фазы отрицательный сигнал с элемента 5 передаетс на второй вход элемента 8 и четвертого элемента 10. Импульсом первой фазы третьего такта отрицательный сигнал с элемента 8 передаетс на четвертый вход элемента 10, Импульсом первой фазы третьего такта отрицательный сигнал с элемента 8 передаетс на второй вход элемента 9 и 10; импульсом второй фазы отрицательный сигнал с элемента 9 передаетс на третий вход элемента 11, импульсом третьей фазы отрицательный сигнал с элемента 11 выходит из сумматора , образу остаток по модулю три R (3) , соответствующий коду 10, Пример 3. (число - 0100). Тактовым импульсом второй фазы третьего такта считываетс информаци с третьего разр да регистра 3, положительный сигнал передаетс на . первый вход элемента 6; импульсом третьей фазы положительный сигнал с элемента б передаетс на второй вход элемента 7. Импульсом первой фазы четвертого такта отрицательный сигнал с элемен та 7 передаетс на четвертый вход элемента 9, импульсом второй фазы положительными сигнал с элемента 9 передаетс на первый вход элемента импульсом третьей фазы положительный сигнал с элемента 11 выходит из сумматора, образу остаток по модул три R (3) +1 соответствующий 546 Аналогично, в соответствии со схемой (см. фиг. J) и временной диаграммой (см. фиг. 2), происходит выполнение последуклдих примеров, приведенных в табл. 2. Предлагаемый сумматор обеспечивает экономию одного троичного логического элемента по сравнению с известным техническим решением. Таблица 1 The invention relates to computing and can be used in the design of hardware for automatic control of digital computing devices. Three modulo adders are known, made on ferrodiodic logic elements 1. However, such sukmators are MODUED. Three of them have high equipment costs and low reliability. Closest to the proposed invention modulo-three adder, which contains ternary logic elements, the bus of the first term is connected to the first input of the first ternary logic element, the bus of the second term is connected to the first input of the second ternary logic element and the second input of the first relay element, connected to the first inputs of the third and fourth ternary logic elements, the second inputs of which are connected to the output of the second ternary logic element, which is It is also yuchen to the third input of the third ternary logic element, the fourth input of which is connected to the output of the first ternary logic element, and the output - to the first input of the fifth ternary logic element, the second output of which is connected to the output of the fourth threefold logic element The nth ternary logic element is connected to the outputs of the third and fourth threefold logic elements respectively, and the output is connected to the output bus, the second input of the second threefold logic element By connecting to the bus of the first term 2 This adder modulo three has complex implementation, i.e. performed on six logical elements. The purpose of the invention is to save equipment. This is achieved in that the bus of the first addend is connected to the third and fourth inputs of the fourth ternary logic element. FIG. 1 is a diagram of the formation of a four-digit remainder; in fig. 2 - time diagram of the operation of the device, where denoted: D - pulses of a three-phase power source: - - write - - write - - read O. A. - reading T - reading -. The four-digit number is in register bits 1–4. The ternary logic elements 5 and 6 define the remainder modulo three quaternary digits located in two adjacent bits. Total modulo three set of ternary logical (elements 7-11) - determines the remainder modulo 1 of the sum of the digits arriving at the inputs of elements 5 and b from register bits 1 to 4. The outputs of register bits 1–4 are connected from the input of ternary logic elements 5 and 6. The output of ternary logic element 5 (bus of the first term X) is connected to the input of the first ternary logic element 7, with the input Bjo of the third ternary logic element 8, with the inputs of the fourth ternary logic element 10 of the adder. The output of the ternary logic element 6 (the bus of the second term X) is connected to the input of the first ternary logic element 7 and to the input of the second ternary logic element 8 of the adder. The output of the first ternary logic element 7 is connected to the inputs of the third ternary logic element 9, with the input of the fourth ternary logic element 10 of the adder. The output of the second ternary logic element 8 is connected to the inputs of the third ternary logic element 9, with the input of the fourth ternary logic element 10 of the adder. The output of the third ternary logic element 9 is connected to the inputs of the fifth ternary logic element 11 of the adder. The output of the fourth ternary logic element 10 is connected to the inputs of the fifth ternary logic element 11 of the adder. At the output of the fifth ternary logic element 11, an adder forms the remainder modulo three R (3), the Modulo three adder is assembled on five threefold logic elements, each of which performs the ternary operations described in Table. 1. These operations form a functional, complete system of logical functions and can be solved on the basis of ternary elements (for example, on ferrite logic elements). The system of clock power. The circuit of the adder is three-phase; at the same time, each next bit of the addendum arrives at the input of the adder through three times (one clock cycle) of transmitting information on the elements (see Fig. 2). The first phase phase clock reads information from the ternary logical elements 7 and 8, the second phase reads register 1–4 and three logical elements 9 and 10, the third phase reads the ternary logical elements 5, b and 11. Consider the operation adder per model with examples of determining the residuals of eight numbers presented in Table. 2. in the binary number system, it is represented by a positive signal in the discharge, and O is the absence of a signal in the discharge. Numbers on register bits 1–4 change in each cycle in succession in accordance with Table. 2 (cm, figs. 1 and 2). Example 1. (number - 0001). The clock pulse of the second phase of the first clock reads the information from the first bit of register 1 and according to the logic of the element recorded in the table. 1, the positive signal from the first register bit 1 is transmitted to the first input of element 5; impulse of the third phase positive signal from element 5 is transmitted to the first input of element 7 and the third input of element 10. The pulse of the first phase of the second cycle is positive signal from element 7 is transmitted to the first input of element 9 and 10, the second phase impulses the first input element 11, the third phase pulse is positive. signal with Element 11 exits the adder, forming the remainder modulo three R (3), corresponding to -: - blowing Example 2. (number - 0010). The second phase clock pulse reads information from the second bit of register 2, a positive signal is transmitted to the second input of element 5, a third phase pulse sends a negative signal from element 5 to the second input of element 8 and the fourth element 10. A negative signal from the first phase of the third clock cycle from element 8 is transmitted to the fourth input of element 10; by a pulse of the first phase of the third cycle, a negative signal from element 8 is transmitted to the second input of element 9 and 10; the second phase pulse negative signal from element 9 is transmitted to the third input of element 11, the third phase pulse negative signal from element 11 leaves the adder, forming a residue modulo three R (3), corresponding to code 10, Example 3. (0100). A clock pulse of the second phase of the third clock is read from the third bit of register 3, a positive signal is transmitted to. the first input element 6; the third phase pulse positive signal from element b is transmitted to the second input of element 7. The first phase fourth cycle pulse negative signal from element 7 is transmitted to the fourth input of element 9, the second phase pulse positive signal from element 9 is transmitted to the first input of the element third phase pulse positive the signal from element 11 leaves the adder, forming a remainder modulo three R (3) +1 corresponding to 546 Similarly, in accordance with the scheme (see Fig. J) and timing diagram (see Fig. 2), the execution of edukldih examples in Table. 2. The proposed adder provides savings of one ternary logical element compared with the known technical solution. Table 1