SU817700A1

SU817700A1 - Устройство дл суммировани ОдНОРАзР дНыХ дВОичНыХ чиСЕл

Info

Publication number: SU817700A1
Application number: SU792770671A
Authority: SU
Inventors: Анатолий Васильевич Кайма
Original assignee: Предприятие П/Я А-3706
Priority date: 1979-05-28
Filing date: 1979-05-28
Publication date: 1981-03-30

Description

(54) УСТРОЙСТВО ДЛЯ СУММИРОВАНИЯ п ОДНОРАЗРЯДНЫХ

ДВОИЧНЫХ чисел

Изобретение относитс к вычислительной технике и может найти применение в средствах св зи, автоматики и телемеханике.

Известны устройства дл суммировани одноразр дных двоичных чисел (параллельные счетчики), построенные с помощью одноразр дных двоичных полусумматоров или сумматоров Щ .

Наиболее близким к предлагаемому вл етс устройство дл суммировани п одйоразр дных двоичных чисел, примен емое при ускоренном умножени и представл кицее собой многокаскадную суммирующую схему из трехвходовых одноразр дных двоичных сумматоров н.

Недостатком известных устройств вл етс невысокое быстродействие.

Цель изобретени - повышение быастродействи .

Поставленна цель достигаетс тем, что устройство дл суьв ировани п одноразр дных двоичных чисел содержит m преобразователей двоичных кодов в унитарные коды количества единиц (т п|к,где k - количества входных шин устройства, образующих одну группу; m - количество групп входных шин устройства), блок сумми

рованй представл ет собой узел суммировани п) унитарных кодов и двоичный шифратор, выходы которого подключены к выходным шинам устройства, а.входы подключены к выходам узла , суммировани унитарных кодов, входы которого подключены к выходам соответствующих преобразователей двоичных кодов в унитарные коды, входы каждого из которых соединены с k входными шинаьш устройства.

Кроме того, узел суммировани унитарных кодов содержит сумматоры уни . тарных кодов, образующих пирамиду 5 из 1092 m р дов, причем сумматЬры

унитарных кодов первого р да, соединены со входами узла суммировани унитарных кодов, вз тыми попарно, сумматор каждого последующего р да соеди0 нен входами с выходами попарно вз тых сумматоров предьщущего р да, выход сумматора последнего р да вл етс выходом узла суммировани m унитарных кодов.

5

На фиг. 1 представлена схема устройства , на фиг. 2 - пример выполнени преобразователей двоичных кодов в унитарные коды и узла суммировани унитарных кодов при m « 2, k

0 . 1 (узел суммировани в этс л случае

содержит единственный сул1матор унитарных кодов).

Устройство содержит регистр 1, в котором записано исходное п-разр дно двоичное слово (п одноразр дных двоичных чисел), и собственно образующие устройство преобразователи 2 двоичных кодов в унитарные коды,узел 3 суммировани унитарных кодов и шифратор 4 . Узел 3 суммировани унитарных кодов выполнен в виде пирамиды сумматоров 5 унитарных кодов,

Приме р.При выполнении преобразователей 2 и узла 3 дл случа m 2, k , n m.k 8, устройство содержит два преобразовател 2 двоичных кодов в унитарные коды, выполненные на элементах И 6, ИЛИ 1, НБ 8, ив состав узла 3 суммировани унитарных кодов входит в этом случае единственный сумматор 5 унитарных кодов, выполненный в виде матрицы двухвходовых элементов И 9, выходы элементов И 9, кавдой диагонали матрицы объединены одним элементом ИЛИ 10. Каждый из двух преобразователей 2 преобразует двоичную четырехразр дную комбинацию на своем входе в сигнал на одном из своих п ти выходов, наличие которого указывает , сколько единиц содержитс во . входной комбинации.

Устройство работает следующим образом .

Перед началом суммировани п одноразр дные двоичные числа в виде п-разр дного двоичного слова зацесены в регистр 1. Разр ды регистра 1 разбиты на m групп по k разр дов в каждой (т k п). Выходы каждой группы разр дов регистра 1 подключены ко входам соответствук цего преобразовател 2 двоичного кода в унитарный, который преобразует двоичное предста ление данной группы двоичных разр дов в сигнал на одном из своих выходов . Образованные таким образом m унитарных кодов суммируютс узлом 3 (построенным, например, по пирамидальной схеме). Результат образованный на выходе узла 3 в унитарном коде , преобразуетс двоичным шифратором 4 в параллельный двоичный код, значение которого показывает число разр дов регистра 1, в которых было

Входами устзаписано значение

ройства вл ютс входы преобразователей 2, а выходами - зыходы шифратора 4 .

Использу дл построени преобразователей 2, узла 3 и шифратора 4 логические элементы с згщержкой наносекундного диапазона, быстродействие дл подсчета количества единиц в 816- , 32,-64-, и 128-разр дных словах составл ет соответственно 12, 16,. 20, 24 и 28 НС, что примерно в 2-3 раза выше, чем в известном устройстве, одноразр дные сумматоры которого , образук цие многокаскадную схему, выполнены на таких же элементах. Объем оборудовани предлагаемого и известного устройств примерно одинаков.

формула изобретени

i 1. Устройство дл суммировани п одноразр дных двоичных чисел, содержащее блок суммировани , о т л и чаюс еес тем, что с целью повышени быстродействи , оно содержит m преобразователей двоичных кодов в унитарные коды количества единиц (т п(к, где k - количество входных шин устройства, образующих одну группу, m - количество групп входных

5 шин устройства), блок суммировани представл ет собой узел суммировани m унитарных кодов и двоичный шифратор , выходы которого подключены к выходным шинам устройства, а входы подключены к выходам узла суммировани унитарных кодов, входы которого подключены к выходам соответствующих преобразователей двоичных кодов в унитарные коды входы каждого из которых соединены с k входными шинами устройства.

2. Устройство по п. 1, отличающеес тем, что узел суммировани . унитарных кодов содержит сумматоры унитарных кодов, образующих

0 пирамиду из log 2 in РЯДОВ, причем сумматоры унитарных кодов первого р да соединены со входами узла суммировани унитарных кодов, вз тыми попарно , .сумматор каждого последующего р да соединен входами с выходами попарно вз тых сумматоров предыдущего р да , выход.сумматора последнего р да вл етс выходом узла суммировани m унитарных кодов.

Источники информации, прин тые во внимание при экспертизе

1.Мелкум н Д.О. Синтез параллельного счетчика и его оптимизаци . Вопросы радиоэлектроники. Сер. Электронна вычислительна техника,

5 1974, вып. 9, с. 94-98.

2.Экспресс-информаци . Сер. Вычислительна техника, 1973, вып. 25,реф . 88. е f ,.li. , Г1,гт-тт,Г}, g 6 6l6lT б|б|${б|б|Т

Claims

Формула изобретения

1. Устройство для суммирования η одноразрядных двоичных чисел, содержащее блок суммирования, отличающееся тем, что^ с целью повышения быстродействия, оно содержит m преобразователей двоичных кодов в унитарные коды количества единиц ' (т =п|к, где к - количество входных шин устройства, образующих одну группу, m - количество групп входных шин устройства), блок суммирования представляет собой узел суммирования m унитарных кодов и двоичный шифратор, выходы которого подключены к выходным шинам устройства, а входы подключены к выходам узла суммирования унитарных кодов, входы которого подключены к выходам соответствующих преобразователей двоичных кодов в унитарные коды, входы каждого из которых соединены с к входными шинами устройства.
2. Устройство по π. 1, отличающееся тем, что узел суммирования . унитарных кодов содержит сумматоры унитарных кодов, образующих пирамиду из log^m рядов, причем сумматоры унитарных кодов первого ряда соединены со входами узла суммирования унитарных кодов, взятыми попарно, .сумматор каждого последующего ряда соединен входами с выходами попарно взятых сумматоров предыдущего ряда, выход.сумматора последнего ряда* является выходом узла суммирования m унитарных кодов.