(54) ЦИФРСВСЙ ГЕНЕРАТОР (54) DIGITAL GENERATOR
СИНУСОИДАЛЬНЫХ СИГНАЛШ ние, выход которого подключен к выкодной шине, введены многовходовый элемент И, генератор тактовых импульсов и эпемент -задержки, включенный между выходса л блока сравнени кодов и сбросовым входом делител частоты с переменным коэффициентом делени , придем выход генератора тактовых импульсов соединен с информационным вхо- дом двоичного счетчика выходы разр дов которого через многовходовый эпемент И соединены со сбросовым входом двоичного счетчика. На чертеже приведена структурна электрическа схема предлагаемого гене ратора. Генератор содержит кварцевый генератор 1, делитель 2 частоты, делитель 3 частоты с переменным коэффициентом делени , двоичный счетчик 4, многовходовый эпемент И 5, блок б сравнени , состо щий из даух входовых элементов И 7... 12, двухвходоБых элементов ИЛИ 13...15, многовходового элеме та ИЛИ 16, элемент 17 задержки, преобразователь 18 код-напр жение, состо щий из реверсивного счетчика 19, де шифратора 2О, триггера знака 21, управл емого делител напр жени 22 и генератор 23 тактозых импульсов. Выходной сигнал снимаетс с выходной ши ны 24, Генератор работает спедуюп1им образом . Коэффициент делени , определ ющий выходную частоту генератора и програм му его изменени задаетс кодовой ком бинацией счетчика 4 по принципу началь ной установки кода с помощью тактовых импульсов, поступающих на его вход. П поступлении каждого тактового импульс число, записанное в счетчике 4, увеличиваетс на единицу. После заполнени счетчика 4 напр жение на всех выходах его разр де имеет высокий ур(жень по вл етс импульс на выходе .элемент И 5, который устанавливает в счетчике 4 начальное значение кода. Период пов рени тактовых импульсов много меньш периода кварцевого генератора. Эти им пульсы синхронизирсюаны с частотой кв цевого генератора 1. . В течение кансдого периода между так товыми импульсами коэффициент делени делител 3 равен числу, код которого писан в счетчике 4. Делитель 3 считае предварительно поделенные импульсы с выхода кварцевого генератора 1. Как только в делителе 3 записьщаетс числ Ц , равное числу, записанному в счетчие 5, по вл ютс импульсы высокс о на выходах всех элементов ИЛИ 13-15 и, следовательно, единичный импульс на выходе элемента ИЛИ 16с н&которой задержкой устанавливает делитель 3 в начальное состо ние, Задержка импульса элемента 17 необходима дл того, чтобы импулгьс с выхода элеме та ИЛИ 16 успетал проходить на счетный вход реверсповного счетчика 19 прежде, чем произойдет сброс в О всех разр де делител 3. Импульсы поделенной частоты i/ttk с выхода блока 6 (где - частота генератора 1, п - коэффиииент делени делител 3, а К - коэффиииент делани делител частоты 2) поступают на вход реверсивного счетчика 19, который через дешифрат 2О последовательно подключает резисторы (не показаны) управл емого делител 22 напр жени фсфмиру первую половцу аппроксимированного гармонического сигнала. Триггер 21 при этом устанавл ают в сост о ние, при которс реверсивный счетчик 19 работает на сложение. При по влении единичн ого сигнала на выходе последнего дешифратора 22 триггер 21 переключает счетчик 19, который начинает работать на вычитание и на выходе управл емого делител напр жени формируетс втора половина аппроксимирсжанного выходного сигнала. Еспи дешифратор 20 имеет Ш выходов то максимальна и минимальна частота генератора: кпг„,,.2т тчп un где n- И ,- минимальный и макскмаль ,ный коэффиииент делени делител 3. Фор мулаиз обретени Цифровой генератор синусоидальных сигналов, содержащий кварцевый генератор , выход которого через делитель частоты с посто нным коэффициентом делани соединен с информационным входом делител частоты с переменным коэффициентом делени51, выходы разр де® которого соединены с входа-iми блока сравнени кодов, вторые которого поразр дно соединены с вы«ходами разр де двоичного счетчика, а выход блока сравнени кодов соединен со входом преобразоватеп кО{ напр ж&иие , выход которого подключен к выходной шине, отличающийс тем, что, с далью повышени быстродействи перестройки частоты, в него введены многовходовый И, генератор тактовых импульсов апеиеит задержки, включенный между выходом блока сравнени кодов и сбросовым входом делител частоты с переменным .коэ фициентом делени , причем выход генератора тактовых импульсов соединен с информационным входом двоичного сче-р .чика, выходы разр дов которого через многовходовый элемент И сое/шиены со сбросовым входом даоичного счетчика. Источники информации, прин тые во внимание при экспертизе 1.За вка Великобритании Ns 1380932, кл.а4Н, 15.01.75. 2.За вка Франиш № 23268ОО , кл. Н ОЗ К 3/80 , Н 03 В 3/О4, 03.06.77.SINUSOIDAL SIGNALS, the output of which is connected to the output bus, a multi-input element I, a clock pulse generator and an ejection-delay are connected between the output of the code comparison unit and the reset input of a frequency divider with a variable division factor, the output of the clock pulse generator is connected to the information input - the house of the binary counter whose outputs of the bits through a multi-input element And are connected to the fault input of the binary counter. The drawing shows the structural electrical circuit of the proposed generator. The generator contains a crystal oscillator 1, a divider 2 frequencies, a divider 3 frequencies with a variable division factor, a binary counter 4, a multi-input E and 5, a block b comparison, consisting of douh input elements AND 7 ... 12, two-input elements OR 13. .15, multi-input element OR 16, delay element 17, code-voltage converter 18, consisting of a reversible counter 19, de coder 2O, sign trigger 21, controlled voltage divider 22, and 23 clock pulses generator. The output signal is removed from the output bus 24, the generator operates in a very simple manner. The division factor, which determines the output frequency of the generator and its change program, is determined by the code combination of counter 4 according to the principle of initial setting of the code using clock pulses received at its input. When each clock pulse arrives, the number recorded in counter 4 is incremented by one. After the counter 4 is filled, the voltage at all outputs of its discharge is high (the pulse appears at the output. Element 5, which sets the initial code value in counter 4. The clock pulse period is much less than the period of the crystal oscillator. synchronization pulses with a frequency of a oscillator of a generator 1. During the kansda period between taktovmi pulses, the division factor of divider 3 is equal to the number whose code is written in counter 4. Divisor 3 counts the previously divided pulses from the output of the quartz gene Ratio 1. As soon as the divisor 3 records the number C equal to the number written in the counting 5, the pulses appear high at the outputs of all elements OR 13-15 and, therefore, a single impulse at the output of the element OR 16c n & the divider 3 to the initial state. The pulse delay of the element 17 is necessary so that the pulse from the output of the element OR 16 has time to pass to the counting input of the reversing counter 19 before the split of all the divider 3 is reset to O. Pulses of the divided frequency i / ttk from the output of block 6 (g e is the oscillator frequency 1, n is the dividing factor of divider 3, and K is the dividing factor of frequency divider 2) is fed to the input of a reversible counter 19, which through a decoder 2O connects resistors (not shown) of controlled voltage divider 22 sequentially to the first Polovmer approximated harmonic signal. The trigger 21 is then set at the position when the reversible counter 19 works on addition. When a single signal appears at the output of the last decoder 22, the trigger 21 switches the counter 19, which starts to work for subtraction, and the second half of the approximated output signal is generated at the output of the controlled voltage divider. If the decoder 20 has W outputs, then the maximum and minimum frequency of the generator: CNG ,, ,,. 2m tchp un where n- AND, is the minimum and maximum division ratio of the divider 3. Formula mapping A digital sinusoidal signal generator containing a quartz oscillator, output which, through a frequency divider with a constant division factor, is connected to the information input of a frequency divider with a variable division factor51, whose discharge outputs ® are connected to the input-i of the code comparison unit, the second ones of which are bitwise connected to you the bits of the binary counter, and the output of the code comparison unit is connected to the input of a transformer coO {voltage &) whose output is connected to the output bus, characterized in that, with the increase in the frequency tuning speed, a multi-input clock generator is introduced into it apeiit delay connected between the output of the code comparison unit and the fault input of a frequency divider with variable quotient division, the output of the clock generator connected to the information input of the binary account. Exit bits through which multi-input AND gate cos / shieny with effluent inlet daoichnogo counter. Sources of information taken into account in the examination 1. For the UK, Ns 1380932, Cl. 4H, 15.01.75. 2. For Vran Franis No. 23268OO, cl. H OZ K 3/80, H 03 B 3 / O4, 03.06.77.
ЛдЖLJ