2. Устройство по п. 1, отличающеес тем, что управл емый делитель частоты содержит сдвиговый регистр и схему сравнени , выход которой соединен с входом предварительной записи сдвигового регистра и вл етс выходом управл емого делитег. л частоты, выход сдвигового регистра соединен с первым входом схемы сравнени , второй вход которой соединен с входом сдвигового регистра и вл етс управл ющим входом управл емого делител частоты, разр дные входы которого соединены с разр дными входами сдвигового регистра .2. A device according to claim 1, characterized in that the controlled frequency divider comprises a shift register and a comparison circuit, the output of which is connected to the preliminary recording entry of the shift register and is the output of the controlled division. Frequency, the output of the shift register is connected to the first input of the comparison circuit, the second input of which is connected to the input of the shift register and is the control input of the controlled frequency divider, the bit inputs of which are connected to the bit inputs of the shift register.
Изобретение относитс к вычислительной технике и может быть использовано дл вьпислени ртепенных функций. Известно устройство дл возведени в степень, содержащее последовательно включенные (п+1) двоичных делителей, а также два счетчика, триггер и вентиль управлени l . . Недостатками того устройства вл ютс сложность реализации и аппа ратурна -избыточность. Наиболее близким к изобретению в л ётс устройство дл возведени чисел в п-ю степень, содержащее счетчи последовательно соединенные генерато импульсов, элемент и счетчик результата , управл ющий триггер, один вход которого соединен с управл ющим входом устройства, а выход - с. другим входом элемента И, п последовательно соединенных управл емых делителей частоты, упра:вл ющий вход первого из которых соединен-с выходом элемента И, а выход п-го управл емого делител частоты - с другим входом управл ющего триггера, при этом информационные входы каждого делител частоты соединены с соответствующими разр дами выходов счетчика 2 . Недостатком известного устройства вл ютс значительные аппаратурные затраты, а именно п последовательно соединенных управл емых делителей частоты. Цель изобретени - упрощение устройства . Поставленна цель достигаетс тем что устройство дл возведени в степень , содержащее счетчик результата, генератор,импульсов, элемент И, триг гер, выход которого соединен с первы входом элемента И, второй вход которого соединен с выходом генератора импульсов, выход элемента И соединен с входом счетчика-результата, первый вход триг1ера соединен с входом пуск устройства, содержит регистр основани , первый, второй и третий управл емые делители частоты, причем разр д ные выходы регистра основани соедииены с разр дными входами первого управл емого делител частоты, управл ющий вход которого подключен к выходу элемента И, разр дные входы второго управл емого делител частоты соединены с разр дными выходами счетчика результата, выход первого управл емого делител частоты соединен с управл ющим входом второго управл емого делител частоты, выход которого соединен с управл ющим входом третьего делител частоты, выход которого соединен с вторым входом триггера. Кроме TOto, управл емый делитель частоты содержит сдвиговый регистр и схему сравнени , выход которой соединен с входом предварительной записи сдвигового регистра и вл етс выходом управл емого делител частоты, выход сдвигового регистра соединен с первым входом схемы сравнени / второй вход которой соединен с входом сдвигового регистра и вл етс управл юищм входом управл емого делител частоты, разр дные входы кото- : рого соединены с разр дными входами сдвигового регистра. На фиг, 1 показана структурна схема предлагаемого устройства; на фиг. 2 - схема управл емого дели- тел частоты. Устройство состоит из последовательно включенных управл емых делите . лей 1-3 частоты, счетчика 4 результа-та , триггера 5, элемента И б, регистра 7 основани и генератора 8 импульсов. Управл емый делитель частоты (фиг. 2) содержит сдвиговый регистр 9 и схему 10 сравнени . Устройство работает, следующим образом . В исходном состо нии регистры 9 управл емых делителей 1-3 частоты, счетчик 4 и триггер5 обнулены. Основание К N - 1 и степень га. соответственно занос тс , в параллель ном коде в регистр 7 основани и управл емый делитель 3 частоты. При этом схема 10 сравнени открыта, а элемент И б закрыт.The invention relates to computing and can be used to define software functions. A device for exponentiation, containing successively connected (n + 1) binary dividers, as well as two counters, a trigger and a control valve l, is known. . The disadvantages of this device are the complexity of implementation and hardware redundancy. The device closest to the invention in a device for raising numbers to the nth power, containing counters of serially connected pulse generators, an element and a result counter, a control trigger, one input of which is connected to the control input of the device and the output is c. another input element And, n series-connected controlled frequency dividers, control: which is the input of the first of which is connected to the output of the element I, and the output of the nth controlled frequency divider with another input of the control trigger, while the information inputs of each the frequency divider is connected to the corresponding output bits of counter 2. A disadvantage of the known device is significant hardware costs, namely, p series-connected controlled frequency dividers. The purpose of the invention is to simplify the device. The goal is achieved by the fact that a device for raising to a power that contains a result counter, a generator, a pulse, an element, a trigger, the output of which is connected to the first input of an element, the second input of which is connected to the output of a pulse generator, the output of an element And is connected to the input of a counter result, the first input of the trigger is connected to the device start input, contains the base register, the first, second and third controlled frequency dividers, and the bit outputs of the base register are connected to the bit inputs of the first pack An adjustable frequency divider, the control input of which is connected to the output of the element I, the bit inputs of the second controlled frequency divider are connected to the bit outputs of the result counter, the output of the first controlled frequency divider is connected to the control input of the second controlled frequency divider, the output of which connected to the control input of the third frequency divider, the output of which is connected to the second trigger input. In addition to TOto, the controlled frequency divider contains a shift register and a comparison circuit, the output of which is connected to the pre-registration input of the shift register and is the output of the controlled frequency divider, the output of the shift register is connected to the first input of the comparison circuit / the second input is connected to the input of the shift register and is the control input of the controlled frequency divider, the bit inputs of which are connected to the bit inputs of the shift register. Fig, 1 shows a block diagram of the proposed device; in fig. 2 is a diagram of a controlled frequency divider. The device consists of sequentially controlled divisions. 1–3 frequencies, counter 4 results, trigger 5, element bb, base register 7 and generator 8 pulses. The controlled frequency divider (Fig. 2) contains a shift register 9 and a comparison circuit 10. The device works as follows. In the initial state, the registers 9 of the controlled frequency dividers 1-3, the counter 4 and the trigger 5 are reset. Base K N - 1 and degree ha. respectively, in parallel code in the base register 7 and controlled frequency divider 3 are entered. In this case, the comparison circuit 10 is open, and the element Ib is closed.