SU1105893A1 - Digital multiplying-dividing device - Google Patents
Digital multiplying-dividing device Download PDFInfo
- Publication number
- SU1105893A1 SU1105893A1 SU823500741A SU3500741A SU1105893A1 SU 1105893 A1 SU1105893 A1 SU 1105893A1 SU 823500741 A SU823500741 A SU 823500741A SU 3500741 A SU3500741 A SU 3500741A SU 1105893 A1 SU1105893 A1 SU 1105893A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- counter
- frequency divider
- output
- input
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
Изобретение относитс к вычислительной технике, в частности к спец ализированным микропроцессорам. Известно цифровое множительно де лительное устройство, содержащее двухканальный преобразователь кодчастота , выполненный на двух управл емых делител х частоты, питаемых опорным генератором импульсов, два счетчика, регистр сомножител , устройство совпадени двух кодов, два вентил и триггер управлени , входы счетчиков соединены с соответствующими выходами двухканального преобразовател код-частота через вентил управл ющие входы которых соединены с потенциальным входом триггера управлени , нулевой вход которого соединен с выходом устройства совпадений , а входы последнего соедине ны с выходами регистра сомножител и с входами одного из счетчиков Недостатком этого устройства вл етс низкое быстродействие и аппара турна избыточность. Быстродействие ограничено частотой генератора опор ной частоты и двухканальным преобра зователем, построенном на двоичных умножител х частоты. Наиболее близким к предлагаемому по технической сущности вл етс цифровое множительно-делительное ус ройство, содержащее управл емый дел тель частоты, счетчик, элемент И, счетчик результата, причем информационные входы управл емого делител частоты соединены соответственно с входами первого операнда устройства выход управл емого делител частоты соединен со счетным входом счетчика ( Установочные входы которого соедине ны соответственно со входами второго -операнда устройства, выход счетчика I соединен с первым входом элемента И выход которого соединен с управл ющим входом управл емого делител частоты , выходы счетчика результата вл ютс выходами результата устройства 21. Недостатком этого устройства также вл етс низкое быстродействие. Целью изобретени вл етс повышение быстродействи устройства. Поставленна цель достигаетс тем что в цифровое мнохштельно-делительное устройство, содержащее управл емый делитель частоты, счетчик, эле ,мент И, счетчик результата, причем информационные входы управл емого делител частоты соединены соответст венно с входайи первого операнда устройства, выход управл емого делител частоты соединен со счетным входом счетчика, установочные входы .которого соединены соответственно со входами второго операнда устройства выход счетчика соединен с первым вхо дом элемента И, выход которого соеди вен с управл ющим входом управл емого делител частоты, выходы счетчика результата вл ютс выходами результата устройства, введен управл емый генератор частоты, содержащий управл емый делитель частоты, группу элементов задержки и схему сравнени , причем разр дные выходы управл емого делител частоты управл емого генератора- частоты соединены соответственно с входами первой группы схемы сравнени и через группу элементов задержки соответственно с входами второй группы схемы сравнени , выход которой соединен с вторым входом элемента И, выход которого соединен с управл ющим входом управл емого делител частоты управл емого генератора частоты, выход управл емого делител частоты управл емого генератора частоты соединен со счетным входом счетчика результата, а информационные входы соединены соответственно с входами третьего операнда устройства. На чертеже приведена функциональна схема предлагаемого устройства. Цифровое множительно-делительное устройство состоит из управл емого делител частоты 1, счетчика 2, счетчика 3 результата, элемента И 4, ; управл емого генератора частоты 5, содержащего схему, сравнени б, группу элементов задержки 7 и управл емый делитель частоты 8. В исходном состо нии счетчики 2 и 3 обнулены, элемент И 4 закрыт нулевым потенциалом, поступающим на управл ющий вход с вьлхода счетчика 2. В управл емых делител х частоты 1 и 8 присутствуют операнды X и Y, на входах схемы сравнени б - равные коды. На выходе схемы сравнени б единичный потенциал. При неравенстве кодов на входах схемы сравнени 6 на ее выходе по вл етс нулевой потенциал . Устройство начинает работать после введени в счетчик 2 операнда Z так как на его выходе по вл етс единичный потенциал и элемент И 4 открываетс . При по влении единичного потенциала из делителей 1 и 8 вычитаетс единица . На первых и вторых входах схемы сравнени 6 коды не равны в течение времени, определ емом группой элементов задержки 7. Через врем задержки потенциалы кодов сравниваютс , а на выходе схемы сравнени б формируетс фронт следующего импульса (положительный потенциал после генерации нулевого потенциала за врем задержки ). Из деталей 1 и 8 вычитаетс следующа единица. Изменение кода в делителе 8 приводит к генерации на выходе схемы сравнени б очередного импульса, т.е. на выходе управл емого генератора 5 формируетс частота пульсоГ ° даи е ьностью имVT7- 3 oThe invention relates to computing, in particular, to special microprocessors. A digital multiplier divider device is known that contains a two-channel code-frequency converter, performed on two controlled frequency dividers fed by a reference pulse generator, two counters, a factor multiplier register, a two-code matching device, two valves and a control trigger, the counter inputs are connected to the corresponding two-channel outputs code-frequency converter through the valve whose control inputs are connected to the potential input of the control trigger, the zero input of which is connected to the output the coincidence devices, and the inputs of the latter are connected to the outputs of the register of the multiplier and to the inputs of one of the counters. The disadvantage of this device is the low speed and hardware redundancy. The speed is limited by the frequency of the reference frequency generator and a two-channel converter built on binary frequency multipliers. The closest to the proposed technical entity is a digital multiplier-separator device containing a controlled frequency divider, a counter, an element I, a result counter, the information inputs of the controlled frequency divider are connected respectively to the inputs of the first operand of the device output of the controlled frequency divider connected to the counting input of the counter (the setup inputs of which are connected respectively to the inputs of the second device's perandah, the output of the counter I is connected to the first input of the element, and you the stroke of which is connected to the control input of the controlled frequency divider, the outputs of the result counter are the outputs of the result of the device 21. The disadvantage of this device is also low speed. The aim of the invention is to increase the speed of the device. The goal is achieved by the digital splitter containing a controlled frequency divider, a counter, an ele ment, an And, a result counter, and the information inputs of a controlled frequency divider are connected respectively to the input day of the first operand of the device, the output of the controlled frequency divider is connected to the counting input of the counter, the installation inputs. Which are connected respectively to the inputs of the second operand of the device, the output of the counter is connected to the first input of the And element, the output of which is connected to the control input of the controlled frequency divider, the outputs of the result counter are the outputs of the result of the device, a controlled frequency generator is inserted, containing a controlled frequency divider, a group of delay elements and a comparison circuit, the bit The single outputs of the controlled frequency divider of the controlled oscillator-frequency are connected respectively to the inputs of the first group of the comparison circuit and through the group of delay elements respectively to the inputs of the second group of the comparison circuit, the output of which is connected to the second input of the And element, the output of which is connected to the control input of the controlled the frequency divider of the controlled frequency generator, the output of the controlled frequency divider of the controlled frequency generator is connected to the counting input of the result counter, and the information inputs are ineny respectively with the operand inputs of the third device. The drawing shows a functional diagram of the proposed device. The digital multiplying-dividing device consists of a controlled frequency divider 1, counter 2, counter 3 of the result, element 4,; controlled frequency generator 5 containing a circuit, comparison b, a group of delay elements 7 and a controlled frequency divider 8. In the initial state, the counters 2 and 3 are zeroed, And 4 is closed by a zero potential supplied to the control input from the counter 2. In the controlled dividers of frequencies 1 and 8 there are operands X and Y, at the inputs of the comparison circuit b there are equal codes. At the output of the comparison circuit, there is a single potential. With the inequality of the codes at the inputs of the comparison circuit 6, a zero potential appears at its output. The device begins to work after insertion of operand Z into counter 2, since a single potential appears at its output and element 4 opens. When the unit potential appears from dividers 1 and 8, one is subtracted. In the first and second inputs of the comparison circuit 6, the codes are not equal during the time determined by the group of delay elements 7. After the delay time, the potentials of the codes are compared, and the next pulse front is formed at the output of the comparison circuit (positive potential after generating a zero potential during the delay time) . From parts 1 and 8, the next unit is subtracted. Changing the code in divider 8 leads to the generation at the output of the comparison circuit b of the next pulse, i.e. at the output of the controlled oscillator 5, the frequency of the pulsator is generated, and it can be named VT7-3 o
На выходах делителей i и 8 по в л ютс импульсы с частотой соответс BGHHOAt the outputs of dividers i and 8, pulses with a frequency corresponding to BGHHO
F. F.
Частота Fg поступает насчетчик 3 результата за врем Г 1/F , необхо1105893Frequency Fg enters the 3 result counters for the time G 1 / F, required 1105893
димое дл считывани числа из счетчика , частота которогоdatum to read the number from the meter whose frequency
г- 2 Z. 7Гd- 2 Z. 7G
в счетчике з за врем Г, г 4 фик FV,in the counter s for time G, g 4 fic FV,
сируетс число; р8% number is drawn; p8%
Предлагаемое устройство позвол ет повысить быстродействие по сравнению с прототипом.The proposed device allows to increase the speed in comparison with the prototype.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823500741A SU1105893A1 (en) | 1982-10-18 | 1982-10-18 | Digital multiplying-dividing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823500741A SU1105893A1 (en) | 1982-10-18 | 1982-10-18 | Digital multiplying-dividing device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1105893A1 true SU1105893A1 (en) | 1984-07-30 |
Family
ID=21032209
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU823500741A SU1105893A1 (en) | 1982-10-18 | 1982-10-18 | Digital multiplying-dividing device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1105893A1 (en) |
-
1982
- 1982-10-18 SU SU823500741A patent/SU1105893A1/en active
Non-Patent Citations (1)
Title |
---|
1. Авторское свидетельство СССР № 310257, кл.. G 06 F 7/68, 1971. 2.Автоматика и вычислительна техника, 1972, 6, с.74, р. 3 (прототип). * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1105893A1 (en) | Digital multiplying-dividing device | |
SU790179A1 (en) | Meandre frequency doubler | |
SU993460A1 (en) | Scaling device | |
SU746506A1 (en) | Arithmetic device | |
SU1273922A1 (en) | Device for extracting root | |
SU928353A1 (en) | Digital frequency multiplier | |
SU930626A1 (en) | Pulse delay device | |
SU1290304A1 (en) | Multiplying device | |
SU928352A1 (en) | Digital frequency multiplier | |
SU590735A1 (en) | Multiplication arrangement | |
SU744561A1 (en) | Device for discriminating significant digit | |
SU1064279A1 (en) | Device for dividing numbers | |
SU798831A1 (en) | Frequency multiplier | |
SU815726A1 (en) | Digital integrator | |
SU1080175A1 (en) | Shaft rotation angle encover | |
SU1043644A1 (en) | Raising-to-power device | |
SU955053A1 (en) | Division device | |
SU642704A1 (en) | Arrangement for computing the function: (x2-y2) raised to the minus 1/2 power | |
SU486326A1 (en) | Functional frequency converter | |
SU849468A1 (en) | Scaling device | |
SU970706A1 (en) | Counting device | |
SU928610A1 (en) | Frequency multiplier | |
SU413477A1 (en) | ||
SU1538239A1 (en) | Pulse repetition frequency multiplier | |
SU860306A1 (en) | Converter of time intervals to digital code |