SU811267A1

SU811267A1 - Устройство дл контрол логическихблОКОВ

Info

Publication number: SU811267A1
Application number: SU782585709A
Authority: SU
Inventors: Анатолий Иванович Федоров
Original assignee: Военный Инженерный Краснознаменныйинститут Им. A.Ф.Можайского
Priority date: 1978-03-01
Filing date: 1978-03-01
Publication date: 1981-03-07

Description

ни в следующем такте контрол правильным выходной набор может быть занисан в регистр входных наборов. Таким образом , использу наборы выходных сигналов от контролируемого логического блока, на последующем такте контрол в регистре входных наборов формируетс необходимый входной набор. В блоке сравнени выходной набор сравниваетс с эталонным набором , поступающим из блока дл хранени эталонных выходных, наборов. В случае их неравенства выдаетс сигнал ошибки в управл ющий блок.

В устройстве (2) сокращение объема оборудовани достигаетс лишь за счет сокращени емкости запоминающих устройств дл хранени входных эталонных наборов. Емкость запоминающих устройств дл хранени выходных эталонных наборов велика .

Целью изобретени вл етс сокращение аппаратуры пам ти устройства.

Достигаетс это тем, что в устройство дл контрол логических блоков, содержашее блок сравнени , первый вход и выход которого соединены соответственно с первым выходом и входом блока унравленн , второй и третий выходы которого соединены соответственно с первыми входами первой и второй групп элемептов И, а четвертый выход блока унравленн подключен к первому входу первого коммутатора, подсоединенного вторым входом к выходу первого регистра, входы которого соединены с выходами первой и второй групп, элементов И, а вторые входы блока сравнени и второй группы элементов И подключены к входу устройства, введены задатчик эталонов, второй регистр, второй коммутатор и треть и четверта группа элементов И, первые входы которых соединены соответственно с п тым и шестым выходами блока управлени , соединенного седьмым выходом с входом задатчика эталонов, выходы которого подключены к вторым входам первой и третьей групп элементов И, вторые входы четвертой группы элементов И соедипены с входом устройства, а выходы третьей и четвертой групп элементов И через второй регистр подключены к первому входу второго коммутатора, соединенного выходом с третьим входом блока сравнени , а вторым входом - с восьмым выходом блока управлени .

Структурна схема устройства представлена на чертеже.

Устройство дл контрол логических блоков содержит блок управлепи 1, первый коммутатор 2, первый регистр 3, первую группу 4 и вторую группу 5 элементов И, задатчик эталонов 6, блок сравнени 7, второй коммутатор 8, второй регистр 9, третью группу 10 и четвертую группу II элементов И и контролируемый логический блок 12.

Устройство работает следующим образом .

По сигналу блока 1 коммутатор 2 осуществл ет соединение разр дов регистра 3 с определенными входами блока 12. Установочный входной набор записываетс в регистр 3 по комапде блока 1 из задатчика 6 через первую группу 4 элементов И, а установочный выходной пабор - в регистр 9

через третью группу 10 элементов И. Образовавшийс на выходах блока 12 набор выходных сигналов поступает на входы блока 7 и входы второй 5 и четвертой групп 11 элементов И. По сигналу блока 1 в

блоке 7 происходит сравнение наборов выходных сигналов из блока 12 и эталонных выходных сигналов, снимаемых с определенных разр дов регистра 9 посредством коммутатора 8. В случае неравенства блок

7 выдает сигнал ошибки в блок 1. Изменени в разр дах регистров 3 и 9 выполн ютс на каждом очередном такте контрол по командам блока 1. Формирование выходных эталонных наборов происходит в регистре 9 через третью группу 10 элементов И из задатчика 6 или через четвертую группу 11 элементов И из выходного набора сигналов от блока 12, а выбор требуемого эталониого сигнала осуществл етс коммутатором 8 по командам блока 1.

Выходпой набор с блока 12 поступает на регистр 9 только в том случае, когда он иравилен и когда это предусмотрено программой блока 1.

Четверта группа 11 элементов И служит дл записи по команде блока 1 правильного выходного набора с блока 7, получеппого в даппом такте, в регистр 9 в

случа х, если в последующем такте данный выходной пабор будет использоватьс как эталонный.

Предлагаемый подход формировани входных и выходных эталонных наборов,

осуществл емый программно блоком управлени позволит уменьшить объем пам ти запоминающих устройств дл хранени эталонных наборов.

Claims

1. Авторское свидетельство СССР № 447392, кл. G 06 F 15/46, 1973.

2. Авторское свидетельство СССР № 377738, кл. G 05 В 23/02, 1970.

3. Авторское свидетельство СССР № 538370, кл. G 06 F 15/46, 1975 (прототип ).