Claims (2)
Изобретение относитс к запоминающ I устройствам. Известно устройство дл контрол посто нной пам ти, содержащее регистр чи ла, регистр контрольного кода, схему свертки и схему сравнени l. Недостатками известного устройства вл ютс большие аппаратурные затраты и невысока надежность контрол , вызванные необходимостью формировани и хранени контрольного кода. Наиболее близким техническим решением к предлагаемому вл етс устройство дл контрол посто нной пам ти, с держащее п параллельно работающих ре гистров сдвига, rt счетчиков и схему сравнени 2. Недостатком данного устройства вл етс невысокое быстродействие, так как дл контрол слов, состо щих из m кодовых комбинаций, требуетс m такто Цель изобретени - повыщение быстр действи устройства. Поставленна цель достигаетс тем. что устройство .содержит дешифраторы, входы которых соединены со входами устройства , и элементы ИЛИ, входы которых подключены к соответствующим выходам дешифраторов, а выходы - ко входам сЗсемы сравнени . На чертеже изображена блок-схема предлагаемого устройства. Устройство содержит схему 1 сравнени , m дешифраторов 2, m элементов ИЛИ 3. Выходы дешифраторов 2 соединены со входами устройства, к которым подключаетс блок 4 контролируемой пам ти . Каждый дешифратор 2 имеет ц входов и m выходов. При этом входы первого дешифратора 2 подключены к выходам блока 4, соответствующим 1-му знаку контролируемого кода числа, входы второго дешифратора 2 подключены к выходам блока 4, соответствующим 2-му знаку контролируемого числа и т.д., входы In -го дешифратора подключены к выходам блока 4, соответствующим m -му знаку контролируемого числа, liuxoai.i дешв аторов 2 соединены со входами элементов ИЛИ 3, причем первые выходы всех дешифратфов 2 подключены ко вхоаам первого элемента ИЛИ 3, вторые выходы - ко входам второго элемента ИЛИ 3 и т.д., m -ые выходы всех деши4раторов 2 подключены ко входам Ил -ТО элемента ИЛИ 3. Выходы элементов ИЛИ 3 подключены ко входам схемы 1 qiaBKeHHfl. . Устрсйство работает следующим образе . Считанна из блсжа 4 информаци поступает на входы дешифраторов 2. При этом на одном из выходов каждого дешифратора 2 возникает ьигнал. При правиль но считанной информации, учитьюа t что составл ющие ее комбинации различны, сигналы возникают на различных выходах дешифраторов 2, а после их сборки с помощью элементов ИЛИ 3 сигналы по вл ютс на всех их выходах и, следовательно , на всех входах схемы 1 сравне- : НИН. При 1ЭТОМ схема 1 сравнени по сигналу , поступающему на вход Опрос, фиксирует правильность считанного числа В случае по влени ошибки при считывании информации из блока 4 схема 1 срав нени вьфабатывает на выходе сигнал СбсЛ. Таким образом, предлагаемое устройство позвол ет обеспечить ко троль пра80 4 вильности считанной из блока пам ти ин формации по структуре самой информации без использовани контрольного кода и контроль правильности работы блока пам ти непосредственно в такт обращени к нему (в такт считывани ), вследствие чего быстродействие устройства увеличиваетс - в 2 раз. Формула изобретени Устройство дл контрол посто нной пам ти, содержащее блок сравнени , о т личающеес тем, что, с целью повышени быстродействи устройства, оно содержит дешифраторы, входы которых соединены со входами устройства, и элементы ИЛИ, входы котфых подключены к соответствующим выходам дешифраторов, а выходы - ко входам схемы сравнени . Источники информации, прин тые во внимание при экспертизе 1.Путинцев Н„ Д, Аппаратный контроль управл ющих цифровых, вьгаислительных машин. М., Сов. радио , 1966, с. 105-127. This invention relates to storing I devices. A device for controlling a fixed memory is known, which contains a register, a check code register, a convolution scheme, and a comparison circuit l. The disadvantages of the known device are the large hardware costs and low reliability of the control, caused by the need to form and store the control code. The closest technical solution to the present invention is a device for monitoring the fixed memory, which has n parallel operating shift registers, rt counters and a comparison circuit 2. The disadvantage of this device is low speed, since for controlling words consisting of m code combinations, required m tact. The purpose of the invention is to increase the fast operation of the device. The goal is achieved by those. that the device contains decoders, the inputs of which are connected to the inputs of the device, and OR elements, whose inputs are connected to the corresponding outputs of the decoders, and the outputs to the inputs of Comparison. The drawing shows a block diagram of the proposed device. The device contains a comparison circuit 1, m decoders 2, m of elements OR 3. The outputs of the decoders 2 are connected to the inputs of the device to which the controlled memory unit 4 is connected. Each decoder 2 has q inputs and m outputs. The inputs of the first decoder 2 are connected to the outputs of block 4, corresponding to the 1st character of the controlled code number, the inputs of the second decoder 2 are connected to the outputs of block 4, corresponding to the 2nd character of the controlled number, etc., the inputs of the In-th decoder are connected To the outputs of block 4, corresponding to the m -th sign of the controlled number, liuxoai.i cheaply connectors 2 are connected to the inputs of the elements OR 3, the first outputs of all the decoded 2 are connected to the inputs of the first element OR 3, the second outputs to the inputs of the second element OR 3 and etc., m-th outs The ex-switches 2 are connected to the inputs IL-TO of the element OR 3. The outputs of the elements OR 3 are connected to the inputs of the circuit 1 qiaBKeHHfl. . The device works as follows. The information that is read from the BLSJ 4 goes to the inputs of the decoders 2. At the same time, a signal appears at one of the outputs of each decoder 2. With correctly read information, learning that the components of its combinations are different, signals appear at different outputs of decoder 2, and after they are assembled with the help of elements OR 3, signals appear at all their outputs and, therefore, at all inputs of scheme 1 compared to -: Nin. In 1AT, the comparison circuit 1 according to the signal input to the Poll records the correctness of the number read. If an error occurs when reading information from block 4, the comparison circuit 1 compares the SBSL signal at the output. Thus, the proposed device allows ensuring the correctness of the readability from the memory block of information on the structure of the information itself without using the control code and monitoring the correctness of the memory block operation in response to the call (in the read cycle), as a result of which device increases - 2 times. The invention of a device for monitoring a fixed memory, comprising a comparison unit, which is intended to improve the speed of the device, it contains decoders, the inputs of which are connected to the inputs of the device, and the elements OR that are connected to the corresponding outputs of the decoders and the outputs to the inputs of the comparison circuit. Sources of information taken into account in the examination 1. Putints N & D, Hardware control of digital controllers, executing machines. M., Sov. Radio, 1966, p. 105-127.
2.Авторское свидетельство СССР по за вке № 2387609/18-24, кл. Q 11 С 29/ОО, 1976 (прототип).2. USSR author's certificate for application No. 2387609 / 18-24, cl. Q 11 C 29 / OO, 1976 (prototype).
t t