SU809141A1 - Устройство дл сопр жени электроннойВычиСлиТЕльНОй МАшиНы C уСТРОйСТВОМВВОдА-ВыВОдА - Google Patents
Устройство дл сопр жени электроннойВычиСлиТЕльНОй МАшиНы C уСТРОйСТВОМВВОдА-ВыВОдА Download PDFInfo
- Publication number
- SU809141A1 SU809141A1 SU792735959A SU2735959A SU809141A1 SU 809141 A1 SU809141 A1 SU 809141A1 SU 792735959 A SU792735959 A SU 792735959A SU 2735959 A SU2735959 A SU 2735959A SU 809141 A1 SU809141 A1 SU 809141A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- information
- register
- control
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Description
1
Изобретение относитс к вычислительной технике и может быть использовано дл сопр жени электронной цифровой вычислительной машины (ЦВМ) и устройств ввода-вывода , имеющих различные интерфейсы .
Известно устройство дл сопр жени вычислительных .машин с различными интерфейсами , содержащее блок динамической пам ти, блок приема информации, буферный регистр, блоки приема и сравнени адреса , блок приема команд, блок передачи данных, регистры адреса и команд и дешифратор 1 .
Недостатками такого устройства вл ютс ограниченные функциональные возможности , непозвол ющие выполн ть преобразование информации непосредственно в устройстве управлени дл сопр жени ЦВМ, что в конечном счете приводит к существенным затратам производительности ЦВМ на предварительную обработку информации.
Наиболее близким по технической сущности к предлагаемому вл етс устройство дл сопр жени цифровых вычислительных машин, содержащее буферный регистр, дешифратор управл ющих сигналов, первый
выходной коммуiiaTOp данных, блок управлени , дешифратор команд, формирователь слова состо ни , блок сравнени адресов, коммутатор слова состо ни и второй выходной коммутатор данных, входной коммутатор адреса, коммутатор ко.манд и в.чодной ком.мутатор данных, регистр выдачи и регистр прие.ма, причем первый информационный вход через буферный регистр соединен с кодовым входом второго выходного коммутатора данных, второй управл ющий вход через дешифратор управл ющих сигналов соединен с управл ющим входом второго выходного коммутатора данных, выход формировател слова состо ни соединен с кодовым входом коммутатора слова состо ни , выходы коммутатора слова состо ни и второго выходного коммутатора данных соединены с информационным входом регистра выдачи, управл ющий вход которого соединен с выходом блока управлени , информационный выход регистра приема соединен с кодовыми входами входного коммутатора адреса, коммутатора команд, входного коммутатора данных, вы.ходы входного коммутатора адреса и коммутатора команд соединены соответственно со входом блока сравнени адреса и входом дешифратора команд, выход которого соединен со входом блока управлени , выход входного коммутатора данных через первый выходной коммутатор данных соединен с первым информационным выходом устройства 2. Недостатки известного устройства заключаютс в ограниченных функциональных возможност х, поскольку в нем исключена возможность предварительной обработки данных (например, накопление байтов данных после обнаружени фазирующей комбинации в составе принимаемой информации , исключение в процессе накоплени служебной информации, контроль байтов по четности и т.п.), потребность в которой возникает из-за различного представлени данных в сопр гаемых вычислительных устройствах с разнотипными интерфейсами. Это приводит к существенным затратам производительности ЦВМ на предварительную обработку данных. Цель изобретени - расщирение функциональных возможностей устройства за счет транзитного преобразовани данных. Поставленна цель достигаетс тем, что в устройство, содержащее буферный регистр ввода, информационные входы которого вл ютс первыми информационном и управл ющим входами устройства, а первый выход соединен с первым входом блока,.управлени , буферный регистр вывода, выходы которого вл ютс первыми информационным и управл ющим выходами устройства, регистр выдачи, выходы которого вл ютс вторыми информационным и управл ющим выходами устройства, а первый вход подключен к выходу блока формировани слова состо ни , первый вход которого соединен с первым выходом регистра приема, а второй - с первым выходом дешифратора команд , второй выход которого соединен со вторым входом блока управлени , третьим входом соединенного через дешифратор адреса со вторым выходом регистра приема, третий выход которого подключен ко входу дешифратора команд, а входы вл ютс вторыми информационным и управл ющим входами устройства, введены наконитель приема , накопитель выдачи и блок формировани информации, причем информационный вход блока преобразовани информации подключен к второму выходу буферного регистра ввода, управл ющий выход - к третьему входу блока формировани слова состо ни , информационный выход - к информационному входу накопител приема, а управл ющий вход - к управл ющему входу накопител приема, соединенного информационным выходом со вторым входом регистра выдачи, к синхронизирующему выходу блока управлени и управл ющему входу накопител приема, информационные вход и выход которого подключены соответственно к четвертому выходу регистра приема и входу буферного регистра вывода, а также тем, что блок преобразовани информации содержит регистр, дешифратор, узел синхронизации , первый вход которого вл етс управл ющим входом блока, узел свертки и коммутатор, причем выход коммутатора и первый выход узла свертки соединены с информационным выходом блока, их первые входы - соответственно с первым и втоpbiM выходами регистра, а вторые входы - соответственно с первым и вторым выходами узла синхронизации, второй в.ход и третий выход которого подключены соответственно к выходу и первому входу дешифратора, вторым входом соединенного с третьим выходом регистра, вход которого вл етс информационным входом блока, второй выход узла свертки вл етс управл ющим выходом блока. На фиг. 1 представлена блок-схема устройства; на фиг. 2 - блок-схе.ма блока преобразовани информации. Устройство содержит {фиг. 1) буферный регистр 1 ввода, буферный регистр 2 вывода , блок 3 преобразовани информации, накопитель 4 приема, блок 5 управлени , накопитель 6 выдачи, дещифратор 7 команд, дешифратор 8 адреса, блок 9 формировани слова состо ни , регистр 10 выдачи, регистр И приема, информационные входы 12 и 13 и выходы 14 и 15 устройства, управл ющие входы 16 и 17 и выходы 18 и 19 устройства. Блок 3 преобразовани информации содержит (фиг. 2) регистр 20, дешифратор 21, коммутатор 22, узел 23 свертки и узел 24 синхронизации . Уctpoйcтвo работает следующим образом . Нри необходимости передать очередное слово данных от устройства ввода-вывода по входу 16 поступает сигнал ГОТОВНОСТЬ на буферный регистр 1, в ответ устройство дл сопр жени по выходу 14 сигналом ПРИЕМ разрешает выставить информацию на вход 12. Каждое очередное слово данных через буферный регистр 1 поступает на вход блока 3, с помощью которого производитс преобразование форматов поступающей информации , начальное фазирование, контроль и исключение служебной информации. Из блока 3 данные побайтно поступают в накопитель 4, где происходит формирование сообщени . После заполнени накопител 4 сообщением блок 9 формирует состо ние ЗАПРОС, которое поступает на регистр 1.0 и передаетс с выхода 15 в сопровождении идентифицирующего сигнала управлени по выходу 19 и ЭВМ. В ответ на состо ние ЗАПРОС ЭВМ по входу 13 посылает байт информации, содержащий команду ВВОД и адрес устройства дл сопр жени , а по входу 17 - сигнал управлени . С третьего и второго выходов регистра 11 команда и адрес поступают соответственно на входы дешифраторов 7 и 8.
После идентификации адреса в ответ на команду ВВОД с выхода блока 9 через регистр 10 на выход 15 поступает состо ние ПРОДОЛЖЕНИЕ, указывающее на готовность устройства дл сопр жени передать данные в ЭВМ.
Накопленна информаци с выхода накопител 4 через регистр 10 передаетс в ЭВМ. После передачи последнего байта данных в блоке 9 формируетс состо ние ГОТОВ, которое по информационному выходу 15 поступает в ЭВМ в сопровождении идентифицирующего си1нала управлени по выходу 19, оповеща ЭВМ об окончании обмена данными с устройством дл сопр жени .
При необходимости передачи данных от ЭВМ в устройство по входу 13 посылаетс байт информации, содержащий команду ВЫВОД и адрес устройства, а по входу 17 - сигнал управлени . С третьего и второго выходов регистра 11 команда и адрес поступают соответственно на входы дешифраторов 7 и 8. После расщифровки команды и идентификации адреса с выхода блока 9 через регистр 10 на выход 15 поступает состо ние ПРОДОЛЖЕНИЕ, указывающее на готовность устройства прин ть данные от ЭВМ. Байты данных передаютс в регистр 11 по входу 13 в сопровождении идентифицирующих сигналов управлени по входу 17.С четвертого выхода регистра 11 байты данных поступают на информационный вход накопител 6, где байты информации накапливаютс и преобразуютс в слова данных по сигналам управлени , поступающим с синхронизирующего выхода блока 5.
Окончание передачи данных из ЭВМ выполн етс по инициативе ЭВМ посылкой управл ющего сигнала по входу 17. В ответ блок 9 формирует состо ние ГОТОВЗАНЯТ , которое по информационному выходу 15 в сопровождении идентифицирующего сигнала управлени по выходу 19 поступает 8 ЭВМ, оповеща ЭВМ о приеме данных устройством и зан тости накопител 6.
Дл выдачи данных из накопител 6 по управл ющему выходу 18 буферного регистра 2 в устройство ввода-вывода посылаетс сигнал ВЫБОРКА, анализируетс ответный сигнал ГОТОВНОСТЬ, приход щий с управл ющего входа 16 через буферный регистр -1 в блок 5. Если устройство ввода-вывода готово прин ть данные из устройства, то информаци с выхода накопител б поступает на буферный регистр 2, а далее с информационного выхода 14 в сопровождении идентифицирующих сигналов управлени по управл ющему выходу 18 выдаетс в устройство ввод-вывода.
Блок преобразовани информации работает следующим образом.
Регистр 20 принимает слово данных из буферного регистра 1, которое анализируетс дещифратором 21, осуществл ющим
поиск фазирующей комбинации при наличии соответствующего управл ющего сигнала от узла 24. После нахождени фазирующей комбинации дешифратор 21 мен ет состо ние узла 24 и тем самым прекращаетс поиск фазирующей комбинации до окончени приема сообщени . Сигнал об окончении приема сообщени поступает в узел 24 от блока 5.
После нахождени фазирующей комбинации байты данных через коммутатор 22 передаютс в накопитель 4. В зависимости от сигнала, поступающего из узла 24 на второй вход коммутатора 22, часть служебных байтов, вход щих в состав сообщени , в накопитель 4 не передаетс .
Если байты данных на регистре 20 имеют контрольные разр ды, дополн ющие байты до нечетности, то узел 23 осуществл ет проверку байтов. При обнаружении четного кода со второго выхода узла 23 в блок 9 посылаетс управл ющий сигнал-, формирующий состо ние ОШИБКА. Если байт данных не имеет контрольного разр да, то узел 23 под действием сигнала узла 24 осуществл ет формирование контрольного разр да . В этом случае формирование состо ни ОШИБКА не производитс . Контрольный разр д с первого выхода узла 23 передаетс в накопитель 4 вместе с байтом данных.
Таким образом, расширение функциональных возможностей устройства, осуществленное путем выполнени функции предварительной обработки информации при передаче ее из устройства ввода-вывода в ЭВМ, позвол ет решать в устройстве дл сопр жени такие задачи, как начальное фазирование, преобразование форматов, контроль передаваемой информации, исключение из нее служебных кодовых комбинаций и др., что позвол ет существенно уменьшить затраты ЭВМ на решение задачи обработки информации, высвободив тем самым вычислительные ресурсы ЭВМ (пам ть команд и чисел, машинное врем , врем зан тости интерфейса) на решение дополнительных задач, а следовательно, способствует повышению производительности ЭВМ за счет возможности увеличени объема решаемых в ней задач без дополнительного увеличени состава оборудовани .
Claims (2)
1. Устройство дл сопр жени электронной вычислительной машины с устройством ввода-вывода, содержащее буферный регистр ввода, информационные входы которого вл ютс первыми информационным и управл ющим входами устройства, а первый выход соединен с первым входом блока управлени , буферный регистр вывода, выходы которого вл ютс первыми информационным и управл ющим выходами устройства , регистр выдачи, выходы которого вл ютс вторыми информационным и унравЛЯЮ1ЦИМ выходами устройства, а первый вход подключен к выходу блока формировани слова состо ни , первый вход которого соединен с первым выходом регистра приема, а второй - с первым выходом дешифратора команд, второй выход которого соединен со вторым входом блока управлени , третьим Е5ХОДОМ соединенного через дешифратор адреса со вторым выходом регистра приема , третий выход которого подключен ко входу дешифратора команд, а входы вл ютс вторыми информационным и управл ющим входами устройства, отличающеес тем, что, с целью расширени функциональных возможностей устройства за счет транзитного преобразовани данных, в него введены накопитель приема, накопитель выдачи и блок преобразовани информации, причем информационный вход блока преобразовани информации подключен к второму выходу буферного регистра ввода, управл ющий выход - к третьему входу блока формировани слова состо ни , информационный выход - к информационному входу накопител приема, а управл ющий вход - к управл ющему входу накопител приема, соединенного информационным выходом со вторым входом регистра вьщачи, к синхронизирующему выходу блока управлени и управл ющему входу накопител приема, инфор/ ( устройemiy Иода - tulfiff
15Ф
1 /|v п
«I мационные вход и выход KOTOpoio подключены соответственно к четвертому BI.IXOду регистра приема и входу буферного регистра вывода. 2. Устройство по п. I, отличающеес тем, что блок преобразовани информации содержит регистр, дешифратор, узел синхронизации , первый вход которого вл етс управл юшим входом блока, узел свертки и коммутатор, причем выход коммутатора и первый выход узла свертки соединены с информационным выходом блока, их первые входы - соответственно с первым и вторым выходами регистра, а вторые входысоответственно с первым и вторым выходами узла синхронизации, второй вход и третий выход которого подключены соответственно к выходу и первому входу дешифратора , вторым входом соединенного с третьим выходом регистра, вход которого вл етс информационным входом блока, второй выход узла свертки вл етс управл ющим выходом блока. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 572777, кл. G 06 F 3/04, 1975.
2.Авторское свидетельство СССР № 608151, кл. G 06 F 3/04, 1976 (прототип ).
Г
го
f
22
У Ф
В накопитель
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792735959A SU809141A1 (ru) | 1979-03-11 | 1979-03-11 | Устройство дл сопр жени электроннойВычиСлиТЕльНОй МАшиНы C уСТРОйСТВОМВВОдА-ВыВОдА |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792735959A SU809141A1 (ru) | 1979-03-11 | 1979-03-11 | Устройство дл сопр жени электроннойВычиСлиТЕльНОй МАшиНы C уСТРОйСТВОМВВОдА-ВыВОдА |
Publications (1)
Publication Number | Publication Date |
---|---|
SU809141A1 true SU809141A1 (ru) | 1981-02-28 |
Family
ID=20814918
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792735959A SU809141A1 (ru) | 1979-03-11 | 1979-03-11 | Устройство дл сопр жени электроннойВычиСлиТЕльНОй МАшиНы C уСТРОйСТВОМВВОдА-ВыВОдА |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU809141A1 (ru) |
-
1979
- 1979-03-11 SU SU792735959A patent/SU809141A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4106091A (en) | Interrupt status indication logic for polled interrupt digital system | |
EP0239937B1 (en) | Serial communications controller | |
US5748684A (en) | Resynchronization of a synchronous serial interface | |
US3979732A (en) | Asynchronous status interlock circuit for interface adaptor | |
JPS602813B2 (ja) | コンピュ−タ間通信方法及びそのシステム | |
US4396995A (en) | Adapter for interfacing between two buses | |
AU596459B2 (en) | Data transfer system having transfer discrimination circuit | |
SU809141A1 (ru) | Устройство дл сопр жени электроннойВычиСлиТЕльНОй МАшиНы C уСТРОйСТВОМВВОдА-ВыВОдА | |
CN111949585A (zh) | 数据转换处理方法及装置 | |
JP2581705B2 (ja) | 直列デ−タ転送システム | |
US4855948A (en) | Bypass booster mechanisms for the line scanners of a communication controller | |
SU849191A2 (ru) | Устройство дл обмена информацией | |
SU1522223A1 (ru) | Устройство дл межкомплексного сопр жени | |
SU1278871A1 (ru) | Устройство дл сопр жени микропроцессорных внешних устройств с каналом ввода-вывода ЭВМ | |
EP0265571B1 (en) | Receive and transmit mechanisms for the line scanners of a communication controller | |
SU1307462A1 (ru) | Устройство дл сопр жени ЭВМ с абонентом | |
JP3058010B2 (ja) | プロセッサ間通信方法及び装置 | |
SU1520530A1 (ru) | Устройство дл сопр жени ЭВМ с каналом св зи | |
SU605208A1 (ru) | Устройство дл сопр жени цифровой вычислительной машины с внешними устройствами | |
JPS634216B2 (ru) | ||
SU734661A1 (ru) | Адаптер канал-канал | |
SU1262512A1 (ru) | Устройство дл сопр жени вычислительной машины с лини ми св зи | |
SU962905A1 (ru) | Устройство дл сопр жени электронных вычислительных машин | |
SU545981A1 (ru) | Селекторный канал | |
SU510952A1 (ru) | Система дл сопр жени терминальных устройств с вычислительной машиной |