(54) УСТРОЙСТВО ДЛЯ КЛАССИФИКАЦИИ ДВОИЧНЫХ ЧИСЕЛ к информационному входу коммутатора каналов, управл ющий вход которого соединен с выходом регистра адреса каналов, выход коммутатора каналов подключен к третвему входу первого элемента И и через элемент НЕ - к третьему входу второго элемента И, На чертеже представлена функциональна схема устройства дл классификации двоичных чисел. - . Устройство содержит регистр теку щего значени 1, коммутатор каналов 2f регистр адреса каналов 3,буферные запог.Ф1иан)щие блоки 4 и 5, элементы И 6f 7, элементы НЕ 8, шину записи 9f шину управлени 10. Устройство работает следующим образом. , В начале работы, на шину управлени :10 подаетс запрещающий потенциал, закрывающий элементы И 6 и 1, все разр ды регистра 1 устанавливаютс в нулевое состо ние, а в регистр 3 записьтзаетс число соответствующее адресу т-го канала, по значег-гига кода в котором будет произво,цитьск разделение мзссива информации, При этом коммутатор 2 Нсютраизаетс на анализ ill-гс раз р д а элемента NsaccnBa, (слова т.е. ао.цключают т-ый разр д регистра 1 к входам элемента НЕ о и элемента И ь. После этого устройство готово к рабО7;е, Работа устройства начинаетс поступлением на инфopмall;vIOHKыe входы рс-згистра. 1 первого двоичного числа исслелг.уеморо массива 1 и записьш его в регистр 1 сигналом зэ.писи, поступа 1иим Не) шину 9. После прохож,деник cni нала записи снимаетс залЕрещанэщий потенциал с управлени 10, Если анализируемый разр д числа содержит 1, то и соответствующий раз р д регистре 1 находитс : в единичном состо нии, которое через коммутатор каналов 2 открывает элемент И 6 и за ры.вает через элемаит HJ3 8 элемент И 7 по соответствующим входам. На этом все элементы устройства заканчи jjasoi: дикл работы. В следующем цикле работы сигнал приход щий через открытый элемент и б на вход записи буфераох о запогданающето блока 4 нерепйсывает первое число из регистра 1 в запоьинагощий блок 4, а в регистр i записывает второе двоичное число массива. Воли анализируемый разр д второго имеет нулевой иотенцкал, «о элемент И б оказывае-гс эакрыт потенциалом, а элемент И, 7 откры ед ннчиым потенциалом с выхода элемент НЕ 8., Вследствие этого в следующем цикле работы второе слово переписыва ета из регистра 1 в запо данающий блок 5 сигналом записи,доступающим через открытый эл.еменг И на аход записи блока 5. Одновременио е этим в регистр 1 записываетс аледующее слово массива. Устройство работает таким Образом до тех нор, пока не будет просмотрен весь массив информации . В процессе просмотра массива информации в буферном запоминающем блоке 4 накапливаютс слова, содержащие 1 в анализируемом разр де, а в буферном запоминающем блоке 5 - слова , содержащие О в том же разр де. Таким образом, цикл работы устройства по сравнению с прототипом сокращаетс в п раз, так как одно двоичное число исследуемого массива анализируетс не за п тактов, а за один. Устройство содержит малое количество оборудовани и требует дл своей реализации малых аппаратурных затрат. Кроме того, область применени устройства расшир етс ,, так как оно может классифицироватв) jM.a-cci-a-Jbi информации дзои-лпые c;ioi:)a которых икею;: раз-личную длину .Дл этого разр дность реГ ;стра 1 текущего энгишни выбираетс из расчета максимальной длины анализуёмых слов.СоответственБО этому выбираютс и буферные зап.оминаю дие блоки 4 и 5. При классификации чисел, имеющих длину меньшую, чем разр д-5ость регистра , свободные разр ды periic.cpa 1 не используютс и маскируютс , Фо 1эму л а и 3 о б ре т е и и Устройство Д.ЛЯ классификацит- двончi o значени , первый и .второй буферные запоминающие блоки, коммутатор кана- -- лов г элементы И, причем вход persiCTpa текущего значени подклю.ен к входу устройства, а выход - к информационным входам первого и второх о буферных запоминающих блоков, БХОДГЫ записи которых соедийеыы с sbixoдa m соответ-ственно первого и второго элементов И, первые входк которых соединены с шиной управлени устройства, вторые входы - с ШИР.ОЙ записи устройства и с входом aarfttcK регистра текущего значени , о т л: м ч а га щ е е с тем, что, с целью повышени быстродействи устройства и расширени области его применени з.а счет возможности классификации двоичных чисел, имеющих различную длину слов, устройство содержит регистр адреса каналов адреса каналов и элемент НЕ, причем выход регистра текущего значени подключен к информационному входу коммутатора каналов, управл ющий вход которого соединен с выходом регистра а,црвса каналов, выход коммутатора каналов подключен к третьему входу первого элемента И, и через элемент НЕ к третьему входу второго элемента И. Источники информации, прин тые во внимание при экспертизе 1. Патент Франции № 2052292, кл. Q 06 F 7/04, опублик. 1971. ..2.. Авторское свидетельство СССР ,кл.е 06 F 7/06,1975 (прототип).(54) DEVICE FOR CLASSIFICATION OF BINARY NUMBERS to the information input of the channel switch, the control input of which is connected to the output of the channel address register, the output of the channel switch is connected to the third input of the first element AND and through the element NOT to the third input of the second element AND, The drawing shows functional diagram of the device for the classification of binary numbers. -. The device contains the register of the current value 1, the channel switch 2f the channel address register 3, the buffer blocking blocks 4 and 5, the AND 6f 7 elements, the HE elements 8, the write bus 9f control bus 10. The device operates as follows. At the beginning of operation, a inhibitory potential is applied to control bus: 10, elements 6 and 1 are closed, all bits of register 1 are set to the zero state, and the register corresponding to the address of the t-th channel is written to register 3, the zero-gig code in which the division of information information is produced, the switch 2 is connected to the analysis of the ill-rc times of the element NsaccnBa, (i.e. words i.e. the t-th register 1 I b. After that, the device is ready for operation; 7 e. The device’s operation begins. And on the information; vIOHKy inputs of the pc-sysg. 1 of the first binary number from the memory of array 1 and writing it to the register 1 by the signal of the record, entering 1 and He Not) 9. After passing, the denny cni of the recording is removed, the potential for control is removed 10 , If the analyzed digit of the number contains 1, then the corresponding bit of register 1 is: in the unit state, which opens the element 6 and through the switch of channels 2 and closes the element 7 on the corresponding inputs through the switch HJ3 8. On this all the elements of the device finish jjasoi: work dikl. In the next cycle of operation, the signal arriving through the open element and b to the input of the recording buffer about the rest of block 4 fails to get the first number from register 1 to the boot block 4, and to register i writes the second binary number of the array. The will of the analyzed bit of the second has a zero and the potential, “O element and b is potential, and element I, 7 is open with unit output NO 8.”, as a result, in the next cycle of operation, the second word is rewritten from register 1 to the recording unit 5 is a recording signal that is accessed via an open email address at the recording entry of block 5. At the same time, the alert word of the array is written to register 1. The device works in this manner until the norm, until the entire array of information is viewed. In the process of viewing the array of information in the buffer storage unit 4, words containing 1 in the analyzed bit are accumulated, and in the buffer storage unit 5, words containing O in the same bit are accumulated. Thus, the cycle of operation of the device in comparison with the prototype is reduced by n times, since one binary number of the array under study is analyzed not for n steps, but in one. The device contains a small amount of equipment and requires little hardware for its implementation. In addition, the field of application of the device is expanding, since it can classify jM.a-cci-a-Jbi information zoi-lpye c; ioi:) a ikayu ;: different length. For this, the resolution is rG; Country 1 of the current English is selected at the rate of the maximum length of the words being analyzed. Accordingly, the buffer memory blocks 4 and 5 are selected for this. When classifying numbers that are shorter than the bit of the register, free bits of periic.cpa 1 are not used and masked, Fo 1 emu a and 3 about b and e and the Device D. CLASSIFICATION OF , the first and second buffer storage units, a switchboard of channels - elements I, the persiCTpa input of the current value being connected to the input of the device, and the output to informational inputs of the first and second buffer storage units, the BKHDGY recordings of which sbixodes m, respectively, of the first and second elements AND, the first inputs of which are connected to the control bus of the device, the second inputs from the WIDTH of the device record and to the input aarfttcK of the current value register, tl: m h ate with that That, in order to improve the speed of the device and p expanding the area of its application. To account for the possibility of classifying binary numbers having different lengths of words, the device contains a channel address channel address register and a NOT item, the output of the current value register is connected to the information input of the channel switch, the control input of which is connected to the output of the register The channel redirection, the output of the channel switch is connected to the third input of the first element I, and through the element NOT to the third input of the second element I. Sources of information taken into account during the examination ze 1. Patent of France No. 2052292, cl. Q 06 F 7/04, publ. 1971. ..2 .. USSR author's certificate, cl. 06 F 7/06, 1975 (prototype).