Изобретение относитс к импульс ной технике и может найти применени при реализации технических средств в этой области. Известны N-разр дные суммирующие двоичные счетчики Щ с естественны пор дком счета по модулю п, где 2 м 2. Недостаток этих счетчиков - боль шое врем коррекции запрещенных кодов . Известен п тиразр дный счетчик с естественным пор дком счета по мо дулю двгщцать, содержащий собственн п тиразр дный двоичный счетчик с ес тественньм пор дком счета по модулю и 20 и входную шину, соединенную со счетным входом счетчика. При поступлении входных сигналов счетчик последовательно измен ет свое состо ние в соответствии с двоичным кодом 00000, 10000, 01000, 11000 и т.д. до тех пор, пока в нем не уста новитс двоичный код, соответствующий числу 19. После этого счетчик переходит в исходное состо ние 00000 2. Недостатком этого счетчика вл етс большое врем коррекции запрещенных кодов. Цель изобретени - сокращение времени коррекции запрещенных кодов. Поставленна цель достигаетс тем, что в N-разр дном двоичном счетчике с естественньик пор дком счета по модулю и , где 2 и 2 , выходы каждой группы р дом сто щих старших разр дов , значени которых соответствуют единице в максимальном коде счетчика, через соотаетствуюцие элементы И св заны со входанш установки в нулевое состо ние всех предЁЩущих групп р5здом сто щих младших разр дов, значение которых соответствует нулю в максимальном коде счетчика. На фиг. 1 изображена блок-схема N-разр дного двоичного счетчика с естественным пор дком счета по модулю м - 2 + 2 + 2 + 2 + 2+ 1; на фиг. 2 представлен случай, когда максимальный код числа имеет одну группу нулей в максимальном коде счетчика , поэтому дл коррекции кодов достаточно иметь один элемент И. Устройство содержит N разр дов 1, входную шину 2, соединенную со входом счетчика, логические элементы И 3 и 4, входы которых соединены с выходами соответствующих групп разр дов , значени которых соответствуют единице в максимальном коде числа , а выходы элементов И соединены со входами установки групп младших разр дов, значени которых соответствуют нулю в максимальном коде чис ,ла.The invention relates to a pulse technique and can be used in the implementation of technical means in this field. N-bit summing binary counters are known, with a natural counting order modulo η, where 2 m 2. The disadvantage of these counters is the long correction time of forbidden codes. A five-digit counter with a natural counting order by module is known, containing its own five-digit binary counter with the natural counting order modulo 20 and an input bus connected to the counting input of the counter. When the input signals arrive, the counter sequentially changes its state in accordance with the binary code 00000, 10000, 01000, 11000, etc. until the binary code corresponding to the number 19 is set in it. After that, the counter returns to the initial state 00000 2. The disadvantage of this counter is the large time of correction of the forbidden codes. The purpose of the invention is to reduce the correction time of forbidden codes. The goal is achieved by the fact that in an N-bit binary counter with a natural counting order modulo and, where 2 and 2, are the outputs of each group of adjacent high-order digits, the values of which correspond to one in the maximum counter code, through corresponding elements And they are associated with the entry into the zero state of all the preceding groups of the remaining minor bits whose value corresponds to zero in the maximum counter code. FIG. 1 shows a block diagram of an N-bit binary counter with a natural counting order modulo m — 2 + 2 + 2 + 2 + 2 + 1; in fig. 2 presents the case when the maximum code of a number has one group of zeros in the maximum code of the counter, therefore, to correct the codes, it is enough to have one element I. The device contains N bits 1, the input bus 2 connected to the input of the counter, logic gates And 3 and 4, the inputs of which are connected to the outputs of the corresponding groups of bits, the values of which correspond to one in the maximum code of a number, and the outputs of the elements of AND are connected to the inputs of the installation of groups of younger bits whose values correspond to zero in the maximum code of h is, la.
Устройство работает следующим Ьбразом..The device works as follows.
При поступлении входных сигналов счетчик переключаетс в соответствии с кодовой последовательностью 00,..О, 10...О, 010...О, 110...0.. и т.д., вплоть до кода, соответствующего числу (п-1). После этого счетчик переходит в исходное состо ние 00...О.When the input signals arrive, the counter switches according to the code sequence 00, .. O, 10 ... O, 010 ... O, 110 ... 0 .., etc., up to the code corresponding to the number (n -one). After that, the counter returns to the initial state 00 ... O.
При возникновении в счетчике максимгшьного кода числа (п-1) или кодов больше (п-1) на входах обнулени разр дов , значени которых соответствуют нулю в максимальном коде числа, возникают сигналы с выходов дешифрирующих элементов И, корректирующие любое запрещенное состо ние.When a maximal code number (n-1) or more codes (n-1) appears in the counter, the zeroing inputs of the bits whose values correspond to zero in the maximum code of the number produce signals from the outputs of the decrypting elements AND, correcting any forbidden state.