SU898420A1 - Binary number comparing device - Google Patents
Binary number comparing device Download PDFInfo
- Publication number
- SU898420A1 SU898420A1 SU792864726A SU2864726A SU898420A1 SU 898420 A1 SU898420 A1 SU 898420A1 SU 792864726 A SU792864726 A SU 792864726A SU 2864726 A SU2864726 A SU 2864726A SU 898420 A1 SU898420 A1 SU 898420A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- inputs
- comparison
- output
- outputs
- Prior art date
Links
Landscapes
- Investigating Or Analysing Biological Materials (AREA)
Description
Изобретение относится к дискретной автоматике и вычислительной технике.The invention relates to discrete automation and computer technology.
Известно устройства для сравнения двоичных чисел, состоящее из η последовательно соединенных ячеек сравнения и двух узлов межячеечной связи tl], 5 A device for comparing binary numbers, consisting of η series-connected comparison cells and two nodes intercellular communication tl], 5
Это устройство достаточно сложно и имеет недостаточное быстродействие.This device is quite complicated and has insufficient performance.
Наиболее близким техническим решением к изобретению является устройство для сравнения, содержащее 10 две пирамидальные схемы ИЛИ и η однотипных соединенных последовательно ячеек сравнения, каждая из которых состоит из трех элементов ИЛИ-НЕ и одного элемента ИЛИ (2).The closest technical solution to the invention is a comparison device containing 10 two pyramidal circuits OR and η of the same type connected in series comparison cells, each of which consists of three elements OR NOT and one element OR (2).
Недостатком этого устройства является многокаскадность построения ячеек сравнения, что приводит к усложнению устройства и уменьшению я его быстродействия.The disadvantage of this device is a multistage construction of comparison cells, which leads to a complication of the device and reduce its performance I.
Цель изобретения - упрощение устройства и увеличение его быстродействия .The purpose of the invention is to simplify the device and increase its speed.
Поставленная цель достигается тем, что в устройстве для сравнения двоичных чис.ел, содержащее в каждом разряде ячейку сравнения и два элемента ИЛИ, а также оконечный элемент ИЛИ-НЕ, причем каждая ячейка сравнения содержит два элемента ИЛИ-НЕ, первые входы первого и второго элементов ИЛИ-НЕ каждой ячейки сравнения, соединены с прямыми значениями соответствующего разряда первого и второго двоичных чисел соответственно, входы первого и второго элементов ИЛИ каждого разряда устройства соединены с выходом соответствующего элемента ИЛИНЕ ячейки сравнения того же разряда устройства и выходом соответствующего элемента ИЛИ предыдущего разряда, выходы элементов ИЛИ последнего разряда соединены со входами оконечного элемента ИЛИ-НЕ, выходы элементов ИЛИ последнего разряда и выход оконечного элемента ИЛИ-НЁ являются выходами устройства, вторые входы первого и второго элементов ИЛИ-НЕ каждой ячейки сравнения соединены с инверсными значениями соответствующего разряда второго и первого двоичных чисел соответственно, третьи входы элементов ИЛИ-НЕ каждой ячейки сравнения соединены с выходом первого элемента ИЛИ предыдущего разряда устройства, а четвертые входы - с выходом второго элемента ИЛИ предыдущего разряда устройства.This goal is achieved by the fact that in the device for comparing binary numbers, containing in each category a comparison cell and two OR elements, as well as an end element OR NOT, each comparison cell contains two elements OR NOT, the first inputs of the first and second OR elements of each comparison cell are connected to direct values of the corresponding bit of the first and second binary numbers, respectively, the inputs of the first and second elements of each bit of the device are connected to the output of the corresponding element OR NOT cell In order to compare the same discharge of the device and the output of the corresponding OR element of the previous discharge, the outputs of the OR elements of the last discharge are connected to the inputs of the terminal element OR-NOT, the outputs of the elements of the last discharge and the output of the terminal element OR-NOT are the outputs of the device, the second inputs of the first and second elements OR NOT of each comparison cell connected to the inverse values of the corresponding bit of the second and first binary numbers, respectively, the third inputs of OR elements of each comparison cell connected with the output of the first OR element of the previous discharge of the device, and the fourth inputs with the output of the second OR element of the previous discharge of the device.
На чертеже представлена структурная схема предлагаемого устройства.The drawing shows a structural diagram of the proposed device.
Устройство сравнения состоит из η последовательно соединенных ячеек 1 сравнения, каждая из которых содержит элементы ИЛИ-НЕ 2 , элементы ИЛИ 3 и '4 и элемент ИЛИ-НЕ 5· Выходы элементов ИЛИ-НЕ 2 ячеек сравнения 1 объединены пирамидальными элементами ИЛИ 3 и 4 в направлении от старшего разряда к младшему. Промежуточные выходы элементов ИЛИ 3 и 4 соединены соответственно со входами (входы запрета сравнения) элементов ИЛИ-НЕ 2 ячеек сравнения младших разрядов сравниваемых чисел. Прямой код первого сравниваемого числа подается на входы элементов ИЛИ-НЕ 2, а инверсный код - на-входы других элементов ИЛИ-НЕ 2 ячеек 1 сравнения. Прямой код второго сравниваемого числа подается на входы элементов ИЛИ-НЕ 2, а инверсный код - на. входы других элементов ИЛИ-НЕ !2, Выходы элементов ИЛИ 3 и 4 последнего, разряда устройства соединены с входами элемента ИЛИ-НЕ .5.The comparison device consists of η series-connected comparison cells 1, each of which contains the elements OR-NOT 2, the elements OR 3 and '4 and the element OR-NOT 5 · The outputs of the elements OR-NOT 2 of the comparison cells 1 are combined by the pyramidal elements OR 3 and 4 in the direction from senior to junior. The intermediate outputs of the OR elements 3 and 4 are connected respectively to the inputs (inputs of the prohibition of comparison) of the elements OR NOT 2 cells of comparison of the lower digits of the compared numbers. The direct code of the first compared number is fed to the inputs of the elements OR NOT 2, and the inverse code is sent to the inputs of the other elements OR NOT 2 cells 1 of the comparison. The direct code of the second compared number is fed to the inputs of the elements OR NOT 2, and the inverse code is sent to. inputs of other elements OR NOT ! 2, The outputs of the elements OR 3 and 4 of the last discharge of the device are connected to the inputs of the element OR NOT. 5.
Устройство работает следующим образом. /.·The device operates as follows. /.·
Сравниваемые коды А_и В подаются на входы а^, ёц и , Ц (i=1, 2, ... η) элементов.ИЛИ-НЕ 2 ячеек 1 сравнения. В случае, если aj=bj=fl, то а) = Ь4 = 1. При‘этом на выходах элементов ИЛИ-НЕ 2 нулевые сигналы. Если а|=Ь|= «1, то на выходах элементов ИЛИ-НЕ 2 также нулевые сигналы. Таким образом, при равенстве сигналов а*=Ь4 на входах запрета следующего младшего разряда устройства имеют место нулевые сигналы и, следовательно, разрешается операция сравнения в (t-l)-M разряде,. .The compared codes A_ and B are applied to the inputs a ^, eo, and c (i = 1, 2, ... η) of the elements. OR NOT 2 cells of 1 comparison. If aj = bj = fl, then a) = b 4 = 1. At the same time, the outputs of the OR-NOT 2 elements are zero signals. If a | = b | = «1, then the outputs of the elements OR NOT 2 also zero signals. Thus, if the signals a * = b 4 are equal, zero signals occur at the inputs of the prohibition of the next least significant bit of the device and, therefore, the comparison operation is allowed in the (tl) -M category. .
В случае, если а^=1, а b =0(гц=0, b-i = l) , то на выходе одного из элементов ИЛИ-НЕ 2 нулевой сигнал, а на выходе другого элемента ИЛИ-НЕ 2 единичный, так как Ь4=0 и а4=0. Этот единичный сигнал проходит элементыIf a ^ = 1, and b = 0 (rz = 0, bi = l), then the output of one of the elements of OR-NOT 2 is zero, and the output of another element of OR-NOT 2 is single, since b 4 = 0 and a 4 = 0. This single signal passes elements
ИЛИ 4 и выдается на выход А>В. Одновременно он подается на входы запрета сравнения элементов ИЛИ-НЕ 2 во все младшие разряды, начиная с (ί~ΐ)5 ого. При этом на выходах всех элементов ИЛИ-НЕ 2 нулевые сигналы и в итоге на выходе А<В имеет место нулевой сигнал. Поскольку на один из входов элемента ИЛИ-НЕ 5 подается единичный 1.0 сигнал, то на его выходе А=В имеет место нулевой сигнал.OR 4 and is issued at the output A> B. At the same time, it is fed to the inputs of the prohibition of comparing the elements of OR NOT 2 in all the least significant bits, starting from (ί ~ ΐ) 5th. Moreover, the outputs of all elements OR NOT 2 are zero signals and, as a result, the output A <B has a zero signal. Since a single 1.0 signal is supplied to one of the inputs of the OR-NOT 5 element, then at its output A = B a zero signal takes place.
Аналогично схема работает при а^=0, Ь* = 1(а, = 1 , bi=0) .Similarly, the scheme works for a ^ = 0, b * = 1 (a, = 1, bi = 0).
При равенстве Кодов, т.е. при А-В и на входах элементов ИЛИ-НЕ 2 и, следовательно, на выходах пирамидальных элементов ИЛИ 3 и 4 будут нулевые cmi налы. В результате на выходе А=В элемента ИЛИ-НЕ 5 единичный сигнал.With the equality of Codes, i.e. at AB and at the inputs of the elements OR NOT 2 and, therefore, at the outputs of the pyramidal elements OR 3 and 4 there will be zero cmi channels. As a result, the output A = B of the element OR NOT 5 is a single signal.
Данное устройство может быть реализовано на известных логических элементах микросхемного исполнения. Это устройство по сравнению с известным проще, содержит меньшее количество 25 элементов и обладает более высоким быстродействием за счет уменьшения в 3 раза каскадности построения ячейки сравнения.This device can be implemented on the known logical elements of the microchip execution. This device, in comparison with the known one, is simpler, contains a smaller number of 25 elements and has a higher speed due to a 3-fold decrease in the cascade of construction of the comparison cell.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792864726A SU898420A1 (en) | 1979-10-05 | 1979-10-05 | Binary number comparing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792864726A SU898420A1 (en) | 1979-10-05 | 1979-10-05 | Binary number comparing device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU898420A1 true SU898420A1 (en) | 1982-01-15 |
Family
ID=20870118
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792864726A SU898420A1 (en) | 1979-10-05 | 1979-10-05 | Binary number comparing device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU898420A1 (en) |
-
1979
- 1979-10-05 SU SU792864726A patent/SU898420A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4225849A (en) | N-Bit magnitude comparator of free design | |
US4849920A (en) | Apparatus for locating and representing the position of an end "1" bit of a number in a multi-bit number format | |
SU898420A1 (en) | Binary number comparing device | |
US4839848A (en) | Fast multiplier circuit incorporating parallel arrays of two-bit and three-bit adders | |
US4860241A (en) | Method and apparatus for cellular division | |
RU2697618C1 (en) | Device for decompression of data | |
SU1195346A1 (en) | Device for selecting maximum number | |
RU2022337C1 (en) | Parallel sign-digit code/additional binary code converter | |
SU1667052A1 (en) | Combination adder of fibonacci codes | |
SU1056180A1 (en) | Device for comparing parallel codes of numbers | |
SU1159013A1 (en) | Device for adding n numbers together | |
SU726527A1 (en) | Number comparing arrangement | |
RU2051406C1 (en) | Device for generation of faber-schauder signals | |
RU2149442C1 (en) | Device for modulo seven multiplication | |
SU1238056A1 (en) | Device for comparing n-bit binary numbers | |
SU1488783A2 (en) | Device for selection of extremum from n m-bit binary numbers | |
SU1103223A2 (en) | Device for adding binary numbers | |
SU1670684A1 (en) | Device for comparison of two binary numbers | |
SU962915A1 (en) | Gray code to binary code converter | |
SU739522A1 (en) | Code converter | |
SU1287148A1 (en) | Adding and subtracting device | |
SU634275A1 (en) | N-digit binary number adding arrangement | |
RU2081512C1 (en) | Code converter | |
SU1198749A1 (en) | Multiinput counter | |
SU974588A1 (en) | Threshold logic element |