SU494744A1

SU494744A1 - Binary decimal to binary converter

Info

Publication number: SU494744A1
Application number: SU2018497A
Authority: SU
Inventors: Владимир Анатольевич Вишняков; Анатолий Тимофеевич Пешков
Original assignee: Минский радиотехнический институт
Priority date: 1974-04-22
Filing date: 1974-04-22
Publication date: 1975-12-05

Description

1one

Область применени изобретени - вычислительна техника и системы управлени дл преобразовани дес тичного кода целых чисел , в двоичный в устройствах ввода-вывода и преобразовани информации.The scope of the invention is computer technology and control systems for converting a decimal code of integers into binary in input / output devices and information conversion.

Известны преобразователи двоично-дес тичного кода в двоичный с использованием сдвигающих регистров и блоков коррекции по числу тетрад преобразуемого кода, в котором выходы каждого разр да каждого регистра сдвига через соответствующие вентили соединены со входами элементов «ИЛИ последующего младшего разр да того же регистра; входы вентилей младщего разр да каждого регистра сдвига соединены с шиной тактовых импульсов, а блоки коррекции выполнены в виде групп схем «И.Converters of a binary-decimal code to binary are known using shift registers and correction blocks by the number of tetrads of the code to be converted, in which the outputs of each bit of each shift register are connected to the inputs of the OR elements of the next lower register; the inputs of the younger bits of each shift register are connected to the clock pulse bus, and the correction blocks are made in the form of “I.

Невысокое быстродействие таких устройств обусловлено большой длительностью такта преобразовани .The low speed of such devices is due to the long duration of the conversion cycle.

Целью изобретени вл етс повышение быстродействи .The aim of the invention is to increase speed.

Эта цель достигаетс тем, что в предложенном преобразователе входы первого элемента «И и блока коррекции данной тетрады соединены с единичным выходом третьего и нулевым выходом второго младших разр дов регистра сдвига той же тетрады. Вход второго элемента «И соединен с единичным выходом четвертого разр да регистра сдвига.This goal is achieved by the fact that in the proposed converter, the inputs of the first And element and the correction block of this tetrad are connected to the unit output of the third and zero output of the second lower order bits of the shift register of the same tetrad. The input of the second element “I” is connected to the single output of the fourth bit of the shift register.

Входы третьего элемента «И соединены с нулевым выходом третьего и единичным выходом второго разр дов регистра сдвига. Входы четвертого элемента «И соединены сThe inputs of the third element And are connected to the zero output of the third and single output of the second bits of the shift register. The inputs of the fourth element "And connected to

единичными выходами второго и третьего разр дов, а входы п того элемента «И - с нулевыми выходами второго, третьего и четвертого разр дов регистра сдвига. Выход первого элемента «И соединен через соответствующие входные элементы «ИЛИ с единичными входами первого и второго разр дов , выход второго элемента «И через соответствующий входной элемент «ИЛИ - с единичным входом первого разр да. Выходunit outputs of the second and third bits, and the inputs of the fifth element “And - with zero outputs of the second, third and fourth bits of the shift register. The output of the first element “AND is connected via the corresponding input elements“ OR to the single inputs of the first and second bits, the output of the second element “AND through the corresponding input element“ OR to the single input of the first bit. Output

третьего элемента «И соединен через соответствующие элементы «ИЛИ с единичным входом третьего и нулевым входом первого разр дов, выход четвертого элемента с единичным входом четвертого разр да иThe third element “AND is connected through the corresponding elements“ OR with the single input of the third and zero input of the first bit, the output of the fourth element with the single input of the fourth bit and

через соответствующие элементы «ИЛИ с нулевыми входами первого, второго и третьего разр дов, а выход п того элемента «И через соответствующие элементы «ИЛИ - с единичным входами первого и третьего разр дов . Входы всех элементов «И блока коррекции данной тетрады соединены через соответствующий вентиль с единичным выходом младшего разр да регистра сдвига предыдущей старшей тетрады, нулевой выход которого соединен через соответствующий вентиль со входами вентилей второго, третьего и четвертого разр дов данной тетрады и с нулевым входом четвертого разр да данной тетрады . На чертеже приведена функциональна схема одной тетрады, где обозначено: 1-4 - разр ды (триггеры) четырехразр дного регистра сдвига тетрады; 5 - разр д (триггер) младшего разр да соседней тетрады; 6- 11 - вентили второго, третьего и четвертого разр дов, обеспечивающие сдвиг на один разр д вправо кода данной тетрады; 12-13 - вентили младшего разр да соседней старшей тетрады; 14-18 - соответственно первый, второй, третий, четвертый и п тый элементы «И блоков коррекции; 19-24 - входные элементы «ИЛИ разр дов тетрады. Устройство работает следующим образом. В исходном состо нии в четырехразр дном регистре сдвига зафиксирован двоично-дес тичный код соответствующей дес тичной цифры преобоазуемого числа. При поступлении по шине 25 тактовых сигналов в данную тетраду поступает либо сигнал сдвига с выхода вентил 13, если младщий разр д соседней старшей тетрады 5 находитс в нулевом состо нии , либо сигнал коррекции с выхода вентил 12, если разр д 5 - в единичном состо нии . Сигнал сдвига, поступа на вентили 6-11, обеспечивает сдвиг кода тетрады на один разр д вправо. Сигнал коррекции, поступа на элементы 14-18, обеспечивает установку в разр дах 1-4 тетрады кода, определ емого кодом во втором, третьем и четвертом разр дах тетрады до коррекции. При кодах 100, 011, 010, 001, 000 в этих трех разр дах до коррекции в тетраде по сигналу с вентил 12 через схему коррекции происходит установка кодов 1001, 1000, 0111, ОНО, 0101 соответственно. Таким образом, на первом такте обеспечиваетс сдвиг кода данной тетрады, если нет переноса в эту тетраду единицы из соседней старшей тетрады, или установка в тетраде Таблица кода, равного уменьшенному в два раза и увеличенному на п ть исходному коду, если в данную тетраду поступает единица переноса из соседней старшей тетрады. Аналогичные действи выполн ютс на всех последующих тактах, пока полностью не будет выполнено преобразование всего дес тичного числа. В таблице приведены значени кода в тетрадах после каждого такта при переводе дес тичного числа 845. При этом двоичный код по вл етс на выходе младшей тетрады в виде двоичных цифр, начина с младшей. Предмет изобретени Преобразователь двоично-дес тичного кода в двоичный, содержащий четырехразр дные регистры сдвига и блоки коррекции по числу тетрад преобразуемого кода, в котором выходы каждого разр да каждого регистра сдвига через соответствующие вентили соединены со входами элементов «ИЛИ последующего младшего разр да того же регистра, входы вентилей младшего разр да каждого- регистра сдвига соединены с шиной тактовых импульсов , блоки коррекции выполнены в виде группы элементов «И, отличающийс тем, что, с целью повышени быстродействи , входы первого элемента «И блока коррекции данной тетрады соединены с единичным выходом третьего и нулевым выходом второго младших разр дов регистра сдвига той же тетрады; вход второго элемента «И соединен с единичным выходом четвертого разр да регистра сдвига; входы третьего элемента «И соединены с нулевым выходом третьего и единичным выходом второго разр дов регистра сдвига; входы четвертого элемента «И соединены с единичными выходами второго и третьего разр дов, а входы п того элемента «И - с нулевыми выходами второго, третьего и четвертого разр дов регистра сдвига; выход первого элемента «И соединен через соответствующие элементы «ИЛИ с единичными входами первого и второго разр дов; выход второго элемента «И соединен через соответствующий элемент «ИЛИ с единичным входом первого разр да; выход третьего элемента «И соединен через соответствующие элементы «ИЛИ с единичным входом третьего и нулевым входом первого разр дов; выход четвертого элемента «И соединен с единичным входом четвертого разр да и через соответствующие элементы «ИЛИ с нулевыми входами первого , второго и третьего разр дов; выход п того элемента «И соединен через соответствующие элементы «ИЛИ с единичными входами нервого и третьего разр дов; входы всех элементов «И блока коррекции данной тетрады соединены через соответствующий вентиль с единичным выходом младшего разр да регистра сдвига предыдущей старшей тетрады, нулевой выход которого соединен 5 через соответствующий вентиль со входами вентилей второго, третьего и четвертого раз6 р дов данной тетрады и с нулевым входом четвертого разр да данной тетрады.through the corresponding elements “OR with zero inputs of the first, second and third bits, and the output of the fifth element“ AND through the corresponding elements “OR - with the single inputs of the first and third bits. The inputs of all elements “And the correction block of this tetrad” are connected via a corresponding gate with a single output of the lower bit of the shift register of the previous high tetrad, the zero output of which is connected through the corresponding gate with the inputs of the second, third and fourth bits of this tetrad and with a zero input of the fourth bit yes given tetradi. The drawing shows a functional diagram of one tetrad, where it is indicated: 1-4 - bits (triggers) of a four-bit tetrad shift register; 5 - bit (trigger) of the minor bit of the neighboring tetrad; 6-11 - valves of the second, third and fourth bits, providing a shift by one bit to the right of the code of this tetrad; 12–13 — low-pressure gates of the next highest tetrad; 14-18 - first, second, third, fourth and fifth elements of “And correction blocks”, respectively; 19-24 - input elements “OR tetrade bits. The device works as follows. In the initial state, the binary-decimal code of the corresponding decimal digit of the number to be converted is fixed in the four-digit shift register. When the clock signals arrive on the bus 25, this tetrad enters either a shift signal from the output of the valve 13, if the younger digit of the adjacent high tetrad 5 is in the zero state, or a correction signal from the output of the valve 12, if the discharge 5 is in the single state . The shift signal, entering the gates 6-11, provides a shift of the tetrad code by one bit to the right. The correction signal received on elements 14-18 ensures that the code specified in the second, third and fourth bits of the tetrad is set in bits 1-4 tetrads before correction. With codes 100, 011, 010, 001, 000 in these three bits, before the correction in the tetrad, the signals from the valve 12 are set using the correction circuit to set the codes 1001, 1000, 0111, ITO, 0101, respectively. Thus, on the first cycle, the code of this tetrad is shifted, if there is no transfer to this tetrad of a unit from the neighboring older tetrad, or setting in a tetrad a table of code equal to twice reduced and increased by five source code, if one gets into this tetrad transfer from a nearby older tetrad. Similar actions are performed on all subsequent clocks until the entire decimal number has been completely converted. The table shows the code values in the tetrads after each clock cycle when the decimal number 845 is translated. In this case, the binary code appears at the output of the lower tetrad in the form of binary digits, starting with the youngest. Subject of the Invention A binary-decimal code to binary converter containing four-bit shift registers and correction blocks according to the number of tetrads of the code being converted, in which the outputs of each bit of each shift register are connected to the inputs of the elements of the “OR subsequent lower order bit of the same register” , the inputs of the low-level gates of each shift register are connected to the clock pulse bus; the correction blocks are made in the form of an AND group, characterized in that, in order to increase rodeystvi, inputs of the first element "and the unit of this tetrad correction unit connected to the output of a third and a zero output of the second low bits of the shift register of the same tetrad; the input of the second element And is connected to a single output of the fourth bit of the shift register; the inputs of the third element "And connected with zero output of the third and single output of the second bits of the shift register; the inputs of the fourth element “I” are connected to the unit outputs of the second and third bits, and the inputs of the fifth element “I” with zero outputs of the second, third and fourth bits of the shift register; the output of the first element “AND is connected through the corresponding elements“ OR to the single inputs of the first and second bits; the output of the second element “AND is connected via the corresponding element“ OR to the single input of the first bit; the output of the third element “AND is connected through the corresponding elements“ OR to the single input of the third and zero input of the first bit; the output of the fourth element “AND is connected to the single input of the fourth bit and through the corresponding elements“ OR with zero inputs of the first, second and third bits; the output of the fifth element “AND is connected through the corresponding elements“ OR to single inputs of the nerve and the third bit; the inputs of all elements “And the correction block of this tetrad are connected via a corresponding gate with a single output of the lower bit of the shift register of the previous high tetrad, the zero output of which is connected 5 through the corresponding gate with the inputs of the second, third and fourth gates of this tetrad and zero input the fourth bit of the given tetrad.