SU437069A1

SU437069A1 - Binary to binary converter

Info

Publication number: SU437069A1
Application number: SU1830707A
Authority: SU
Inventors: Шаукат Салихович Хусаинов; Иосиф Исаакович Городецкий
Original assignee: Предприятие П/Я Г-4421
Priority date: 1972-09-25
Filing date: 1972-09-25
Publication date: 1974-07-25

Description

1one

Изобретение относитс к автоматике и вычислительной технике и предназначено дл преобразовани кодов.The invention relates to automation and computing and is intended to convert codes.

Известны преобразователи двоичного кода в двоично-дес тичный, содержащие двоичный регистр сдвига и двоично-дес тичный регистр сдвига со схемами коррекции по числу тетрад.Known converters of binary code to binary-decimal, containing a binary shift register and a binary-decimal shift register with correction circuits by the number of tetrads.

Цель изобретени - упростить устройство.The purpose of the invention is to simplify the device.

Дл этого выходы схемы управлени вычитанием соединены с соответствующими входами накапливающего сумматора схемы формировани управл ющих сигналов и со входами соответствующих групп вентилей, выходы схемы формировани управл ющих сигналов соединены со входами схемы управлени вычитанием и с одним из входов схемы анализа знака числа, другие входы которой соединены с выходами знакового разр да накапливающего сумматора, а выходы этой схемы соединены со входом схемы управлени вычитанием и со счетным входом четырехразр дного двоичного счетчика.For this, the outputs of the subtraction control circuit are connected to the corresponding inputs of the accumulating adder of the control signal generation circuit and with the inputs of the respective valve groups, the outputs of the control signal generation circuit are connected to the inputs of the subtraction control circuit, and the other inputs are connected with the outputs of the sign bit accumulating adder, and the outputs of this circuit are connected to the input of the control circuit of the subtraction and with the counting input of the four-bit double flow methods.

На чертеже изображена схема устройства.The drawing shows a diagram of the device.

Устройство содержит статический регистр 1, разделенный на тетрады, группы вентилей 2, четырехразр дный двоичный счетчик 3, схему управлени вычитанием 4, схему формировани управл ющих сигналов 5, схему анализа 6 знака числа, накапливающий сумматор 7, шину подачи тактовых импульсов 8, шину подачи импульса 9 «начало преобразовани .The device contains a static register 1, divided into tetrads, valve groups 2, a four-bit binary counter 3, a subtraction control circuit 4, a control signal generation circuit 5, an analysis circuit of 6 digit signs, accumulating adder 7, clock feed bus 8, feed bus pulse 9 "start of conversion.

При преобразовании в трехразр дное дес тичное число, схема формировани управл ющих сигналов 5 реализуетс на двух триггерах 10 и 11, элементе задержки 12 и схеме ИЛИ 13, схема управлени вычитанием 4 содержит элементы задержки 14 и 15, схемы И 16-19; схема анализа 6 знака числа включает в себ триггер 20 знака (накапливающего сумматора 7), схемы И 21 и 22.When converting to a three-digit decimal number, the control signal generation circuit 5 is implemented on two triggers 10 and 11, delay element 12 and OR 13 circuit, subtraction control circuit 4 contains delay elements 14 and 15, circuit AND 16-19; The analysis circuit of the 6 digit sign includes a trigger 20 digits (accumulating adder 7), the And 21 and 22 circuits.

Устройство реализует следующий алгоритм преобразовани .The device implements the following conversion algorithm.

В сумматор 7 вводитс преобразуемое число в двоичном коде, после чего осуществл етс последовательное вычитание из числа в двоичном коде его пор дка в том же коде до получени младщего пор дка. После каждого вычитани анализируетс знак остатка числа в сумматоре 7 при помощи схемы анализа 6 и, если число больше нул , то операци вычитани повтор етс , если же число меньше нул , то в следующем цикле происходит восстановление остатка, после чего схема формировани управл ющих сигналов 5 дает разрещение на вычитание пор дка, на единицу меньше 20. Это происходит до тех пор, пока пор док не будет понижен до нул . Количество вычитаний каждого пор дка подсчитываетс четырехразр дным двоичным счетчиком 3. После считывани очередного пор дка числа через вентили 2 в статический регистр 1, счетчик 3 устанавливаетс в «О.In the adder 7, the converted number is entered in the binary code, after which the consecutive subtraction from the number in the binary code of its order in the same code is carried out to obtain a lower order. After each subtraction, the sign of the remainder of the number in adder 7 is analyzed using analysis circuit 6 and, if the number is greater than zero, the subtraction is repeated, if the number is less than zero, then the next cycle restores the remainder, after which the control signal generation circuit 5 gives the resolution to subtract on the order, one less than 20. This happens until the order is reduced to zero. The number of subtractions of each order is counted by a four-bit binary counter 3. After reading the next order of the number through gates 2 into the static register 1, the counter 3 is set to "O.