SU1488968A1 - Residue-class-system-code-to-positional-code converter with error detection - Google Patents

Residue-class-system-code-to-positional-code converter with error detection Download PDF

Info

Publication number
SU1488968A1
SU1488968A1 SU874395661A SU4395661A SU1488968A1 SU 1488968 A1 SU1488968 A1 SU 1488968A1 SU 874395661 A SU874395661 A SU 874395661A SU 4395661 A SU4395661 A SU 4395661A SU 1488968 A1 SU1488968 A1 SU 1488968A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
shift register
inputs
trigger
Prior art date
Application number
SU874395661A
Other languages
Russian (ru)
Inventor
Nikolaj I Chervyakov
Mikhail A Akinshin
Igor A Kolesnikov
Valerij N Mikulich
Dmitrij A Seravin
Original Assignee
Chervyakov Nikolaj
Mikhail A Akinshin
Igor A Kolesnikov
Valerij N Mikulich
Dmitrij A Seravin
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chervyakov Nikolaj, Mikhail A Akinshin, Igor A Kolesnikov, Valerij N Mikulich, Dmitrij A Seravin filed Critical Chervyakov Nikolaj
Priority to SU874395661A priority Critical patent/SU1488968A1/en
Application granted granted Critical
Publication of SU1488968A1 publication Critical patent/SU1488968A1/en

Links

Landscapes

  • Error Detection And Correction (AREA)

Description

Изобретение относится к вычислительной технике и может быть использовано в цифровых преобразователях вычислительных систем. Целью изобретения является сокращение аппаратурных затрат. Поставленная цель достигается тем, что устройство, содержащее группу блоков 2-7 элементов И, кольцевой сдвиговый регистр 8, элемент И 10, блок 11 памяти, блок 12 умножения, сумматор 14 по модулю,схему 15 сравнения с константой,триггер 16 и элемент ИЛИ 18, содержит регистр 9 сдвига и формирователь 13 значения модуля с соответствующими связями. 1 ил. 1 табл.The invention relates to computing and can be used in digital converters of computing systems. The aim of the invention is to reduce hardware costs. This goal is achieved by the fact that the device containing a group of blocks 2-7 elements And, the annular shift register 8, the element And 10, block 11 memory, block 12 multiplication, the adder 14 modulo 15 circuit comparison with a constant trigger 16 and the element OR 18, contains the shift register 9 and the shaper 13 module values with the corresponding connections. 1 il. 1 tab.

юоyo

0000

соwith

оabout

ОСOS

33

.1488968.1488968

4four

Изобретение относится к вычислительной технике и может быть использовано в цифровых преобразователях вычислительных систем,,The invention relates to computing and can be used in digital converters of computing systems,

Целью изобретения является сокращение аппаратурных затрат.The aim of the invention is to reduce hardware costs.

На чертеже представлена схема устройства для преобразовани чисел из кода системы остаточных классов в позиционный код с контролем ошибок.The drawing shows a diagram of a device for converting numbers from a code of a system of residual classes to a position code with error control.

Устройство содержит группу информационных входов 1 устройства,группу блоков 2 - 1 элементов И, кольцевой регистр 8 сдвига, регистр 9 сдвига, элемент И 10, блок 11 памяти, блок 12 умножения, формирователь 13 значения модуля, сумматор 14 по модулю, схему 15 сравнения с константой, триггер 16, тактовых вход 17 устройства, элемент ИЛИ 18, вход 19 запуска устройства.The device contains a group of information inputs 1 device, a group of blocks 2 - 1 elements And, the ring register 8 shift, register 9 shift, element 10, block 11 memory, block 12 multiplication, shaper 13 module values, modulator 14, comparison circuit 15 with a constant trigger 16, the clock input device 17, the element OR 18, the device start input 19.

Объединение выходов блоков 2-7 элементов И выполняет функцию логического ИЛИ.Combining the outputs of blocks 2-7 elements AND performs the function of logical OR.

Формирователь 13 значения модуля по номеру модуля, поступающему на его вход, формирует на выходе значение модуля и может быть реализован в виде ПЗУ или комбинационного блока.The shaper 13 module values according to the module number, arriving at its input, generates the module value at the output and can be implemented as a ROM or a combination unit.

Блок 11 памяти может быть реализован. на ПЗУ и имеет в частном случае кодировку, представленную в таблице.Block 11 memory can be implemented. on the ROM and has in the particular case of the encoding presented in the table.

В я In i В (2 AT 2 вп in n В«4 In "4 В,5 AT 5 0 0 В2, In 2, вгз in gz в 24 at 24 0 0 в 26 at 26 вз, in ZA, В-}2 AT 2 0 0 в in ? »4, "four, В 42 B 42 0 0 в44 at 44 В45 B 45 В4бB 4 b В?, AT?, 0 0 в 53 in 53 В54 In 54 В55 B 55 В 56 B 56 0 0 Ββ2 Ββ2 В<}4 In <} 4 В65 In 65 в66 in 66 ——— ———

Схема 15 сравнения выполняет сравнение со значением диапазона.The comparison circuit 15 performs a comparison with a range value.

Сущность изобретения основана на методе проекций. Известно, что при наличии двух избыточных оснований в коде СОК появляется возможность, исправления одиночной ошибки, наложенной на кодовое слово СОК. Например, СОК имеет 4 рабочих и 2 контрольных основания, тогда рабочий диапазон Ро = Р,' Ρ2· Р, · Р4, а полный Р<о = Ро ^6’ Таким образом, число в СОК представляем в виде А =The invention is based on the projection method. It is known that in the presence of two redundant bases in the code of JUICE it becomes possible to correct a single error superimposed on the code word JUICE. For example, a JUICE has 4 workers and 2 control bases, then the working range is P o = P, Ρ Ρ 2 · P, · P 4 , and the full P <o = P o ^ 6 '. Thus, the number in the JUICE is represented as A =

Ε (® I» З.4» Н5, аб)· Ε (®I »Z.4» H5, a b) ·

В случае, если кодовое число СОК пришло без ошибки, все проекции числа А будут равны числу А, т.е. А =If the code number of the RNS came without error, all projections of the number A will be equal to the number A, i.e. A =

= (а,, аI, а3, а4, а^, а^)=(а,, а2, = (a, aI, a 3 , a 4 , a ^, a ^) = (a, a 2 ,

а4, а§) = (а,, а2, а3, а^, а^) = =(а,, а2э, а4, а6)=(а(, а4, а4,a 4 , a§) = (a ,, a 2 , a 3 , a ^, a ^) = = (a ,, a 2 , a e , a 4 , a 6 ) = (a (a , a 4 , a 4 ,

а6)=(а,, а3, а4, а^, а^)=(а^,а^, а4> а5> а&)·a 6 ) = (a ,, a 3 , a 4 , a ^, a ^) = (a ^, a ^, a 4> a 5> a &) ·

Для перевода проекций числа А в ПСС используется выражениеTo translate the projections of the number A into the MSS, the expression

А=(а,'В1д +аг· В,}В|.5+а4В,.45В15) к χιηοάΡ,,Ρ, =Р,· Ρα· Ρ3·.Ρ4·A = (a, 'B1d + a g · B, <g + a } B | .5 + a 4 B,. 4 + a 5 B 15 ) to χιηοάΡ ,, Ρ, = Р, · Ρ α · 3 · .Ρ 4 ·

аналогично и для других проекций: Р2,similarly for other projections: P 2 ,

»Р4» Р5«"P4" P 5 "

В случае, если на кодовое слово СОК наложилась одиночная ошибка, то лишь одна из проекций числа будет рав на числу А, а остальные будут несоответствовать диапазону (0, Ро ).If a single error is superimposed on the code word SOK, then only one of the projections of the number will be equal to the number A, and the rest will not correspond to the range (0, P o ).

Устройство работает следующим образом.The device works as follows.

В начальный момент времени кодовое слово СОК устанавливается, на входах 1 устройства. Блоки 2 - 7 элементов И и элемент И 10 находятся в закрытом состоянии, регистры 8 и 9 сдвига и триггер 16 находятся в нулевом состоянии, в блоке 11 памяти записаны все возможные базисы (таблица) .At the initial moment of time, the code word SOK is set at the inputs 1 of the device. Blocks 2 - 7 elements And and element 10 are in the closed state, shift registers 8 and 9 and trigger 16 are in the zero state, in block 11 of the memory all possible bases (table) are recorded.

С приходом импульса запуска триггер 16 переводится в единичное состоя ние. На информационные входы регистров 8 и 9 сдвига поступает "1" (сигнал запуска). На тактовый вход регистра. 9 сдвига через элемент ИЛИ 18 поступает "1" ,ана тактовый вход регистра 8 сдвига " 1" поступает с входа 1 7 устройства через открытый триггером 16 элемент И 10.Таким образом,на выходах регистров 8 и 9 сдвига появляется последовательность "000001", которая означает адрес ортогонального базиса В н находящегося в первом столбце и первой строке блока 11 памяти. Выходная последовательность регистра 9 сдвига управляет также формирователем 13 значения модуля, и сумматор 14 готов суммировать по модулю Р, . Регистр 8 сдвига открывает блок 2 элементов И и с выхода элемента И 10 поступает сигнал на считывание с блока 11 памяти значения В,, . Таким образом, на вход блока 12 умножения поступают 'а 1 и Ви . С его входа произведение поступает в сумматор 14 и записывается в его ре1488968With the arrival of the trigger pulse, the trigger 16 is transferred to the single state. On the information inputs of the registers 8 and 9 shift arrives "1" (start signal). On the clock input of the register. 9 shift through the element OR 18 enters "1", ana clock input of the shift register 8 "1" comes from the input 1 7 of the device through the element 16 open by the trigger 16. which means the address of the orthogonal basis B n located in the first column and the first line of the block 11 of memory. The output sequence of the shift register 9 also controls the shaper 13 module values, and the adder 14 is ready to sum modulo P,. Register 8 shift opens the block 2 elements And from the output of the element And 10 receives a signal to read from block 11 of the memory values In ,,. Thus, at the input of block 12 multiplication come 'a 1 and b and . From its input, the product enters adder 14 and is written to its res 1488968

66

гистр. После этого с входа 17 устройства поступает на тактовый вход регистра 8 сдвига второй импульс, и на его выходе образуется последовательность ”000010", которая откроет блок 3 элементов И и изменит адрес столбца блока 11 памяти. Поэтому в регистр сумматора 14 запишется сумма а^В,,+а4В,г и т.д. С приходом с входа 17 устройства шестого тактового импульса с выхода сумматора 14 на вход схемы 15 сравнения с константой поступит первая проекция числа А.gistr. After that, from the device input 17, the second pulse arrives at the clock input of the shift register 8, and the sequence “000010” is formed at its output, which opens the block of 3 elements AND and changes the address of the column of the memory block 11. Therefore, the sum a ^ B ,, + a4B, g , etc. With the arrival of the device of the sixth clock pulse from the output 17 of the output of the adder 14 to the input of the comparison circuit 15 with the constant, the first projection of the number A.

Если А будет р0 , то сигнал ошибки, соответствующий логической ”1”, с одного из выходов схемы 15 сравнения, поступит на тактовый вход регистра 9 сдвига, выходная последовательность которого изменит адрес строки блока 11 памяти и подаст управляющий сигнал на формирователь 13, который перестроит сумматор 14 для суммирования по модулю , кольцевой регистр 8 сдвига вернется в состояние "000001” и устройство приступит к вычислению второй проекции числа А.If A is p 0 , then an error signal corresponding to the logical "1" from one of the outputs of the comparison circuit 15 will go to the clock input of the shift register 9, the output sequence of which changes the row address of the memory block 11 and sends a control signal to the driver 13, which rebuilds adder 14 for modulo summation, the circular shift register 8 will return to the state “000001” and the device will start calculating the second projection of the number A.

Если же проекция числа А будет έ р0 , то "1” с другого выхода схемы 15 сравнения с константой перебросит триггер 16 и регистры 8 и 9 сдвига в нулевое состояние и преобразование числа А из СОК в ПСС закончится.If the projection of the number A is έ p 0 , then "1" from another output of the comparison circuit 15 with a constant will flip the trigger 16 and the shift registers 8 and 9 to the zero state and the conversion of the number A from the SOC to MSS will end.

Claims (1)

Формула изобретенияClaim Устройство для преобразования чисел из кода системы остаточных классов в позиционный код с контролем ошибок, содержащее группу блоков элементов И, кольцевой регистр сдвига, элемент И, блок памяти, блок умножения, сумматор по модулю, схему сравнения с константой, триггер и элемент ИЛИ, причем информационные входы группы устройства соединены с первыми входами соответствующих блоковA device for converting numbers from the code of the system of residual classes to a position code with error control, containing a group of blocks of elements AND, a ring shift register, an element AND, a memory block, a multiplication unit, an adder modulo, a comparison circuit with a constant, a trigger and an OR element, information inputs of the device group are connected to the first inputs of the corresponding blocks элементов И, вторые входы которых соединены с выходами соответствующих разрядов кольцевого регистра сдвига,elements And, the second inputs of which are connected to the outputs of the corresponding bits of the ring shift register, с тактовый вход которого соединен с выэ with a clock input which is connected to the output ходом элемента И, первый и второй входы которого соединены соответственно с тактовым входом устройства и с выходом триггера, выход блока памя10 ти соединен с входом первого сомножителя блока умножения, отличающееся тем, что, с целью сокращения аппаратурных затрат, оно содержит регистр сдвига и формировательAnd, the first and second inputs of which are connected respectively to the clock input of the device and to the trigger output, the output of the memory block is connected to the input of the first multiplier of the multiplication block, characterized in that, in order to reduce hardware costs, it contains the shift register and driver 15 значения модуля, причем выходы разрядов кольцевого регистра сдвига соединены с входами соответствующих разрядов первого адресного входа блока памяти, вход разрешения чтения кото20' рого соединен с выходом элемента И, выходы разрядов регистра сдвига соединены с входами соответствующих разрядов второго адресного входа блока памяти и с соответствующими входами15 values of the module, with the outputs of the digits of the ring shift register connected to the inputs of the corresponding bits of the first address input of the memory block, the read resolution input which is connected to the output of the And element, the outputs of the bits of the shift register connected to the inputs of the corresponding bits of the second address input of the memory block and with the corresponding entrances 25 задания номера модуля группы формирователя значения модуля, выход которого соединен с входом задания величины модуля сумматора по модулю,вход слагаемого которого соединен с выхо30 дом блока умножения, вход второго25 setting the module number of the shaper unit of the module, the output of which is connected to the input of setting the value of the modulo modulator module, the input of the addend of which is connected to the output of the multiplication unit сомножителя которого соединен с объединенными выходами блоков элементов И группы, вход запуска устройства соединен с входом установки в "1"the multiplier of which is connected to the combined outputs of the blocks of elements AND of the group, the device start input is connected to the installation input at "1" 35 триггера с информационными входами кольцевого регистра сдвига и регистра сдвига, с первым входом элемента ИЛИ, выход которого соединен с тактовым входом регистра сдвига, выход35 trigger with information inputs ring shift register and shift register, with the first input element OR, the output of which is connected to the clock input shift register, output 40 сумматора по модулю соединен с входом схемы сравнения с константой,выход "Больше" которой соединен с вторым входом элемента ИЛИ, выход "Меньше или равно" схемы сравнения с кон45 стантой соединен с входом установки в "0" триггера и с входами сброса кольцевого регистра сдвига и регистра сдвига.40 modulo adder connected to the input of the comparison circuit with a constant, the output of "More" which is connected to the second input of the OR element, the output "Less than or equal to" the comparison circuit with constantoy connected to the installation input to the "0" trigger and the reset inputs of the ring register shift and shift register.
SU874395661A 1987-12-28 1987-12-28 Residue-class-system-code-to-positional-code converter with error detection SU1488968A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874395661A SU1488968A1 (en) 1987-12-28 1987-12-28 Residue-class-system-code-to-positional-code converter with error detection

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874395661A SU1488968A1 (en) 1987-12-28 1987-12-28 Residue-class-system-code-to-positional-code converter with error detection

Publications (1)

Publication Number Publication Date
SU1488968A1 true SU1488968A1 (en) 1989-06-23

Family

ID=21362633

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874395661A SU1488968A1 (en) 1987-12-28 1987-12-28 Residue-class-system-code-to-positional-code converter with error detection

Country Status (1)

Country Link
SU (1) SU1488968A1 (en)

Similar Documents

Publication Publication Date Title
SU1488968A1 (en) Residue-class-system-code-to-positional-code converter with error detection
SU1174919A1 (en) Device for comparing numbers
SU466507A1 (en) Device for converting regular binary fraction to binary fraction
SU1552171A1 (en) Device for comparison of numbers in residual classes system
SU368598A1 (en) CONVERTER BINARY DECIMAL CODE &#34;12222&#34; TO UNITARY CODE
SU1396139A1 (en) Adder
SU1072070A1 (en) Device for monitoring single electric pulses
SU484520A1 (en) Device for adding numbers in the system of residual classes
SU421120A1 (en) TRANSFORMER OF TEMPORARY INTERVALS TO BINARY CODE
SU437069A1 (en) Binary to binary converter
SU1310834A1 (en) Device for information output from electronic computer to communication line
SU1591192A1 (en) Code checking device
SU549802A1 (en) Parallel binary code to pulse-pulse code converter
SU1424011A1 (en) Associative adder
SU1501030A1 (en) Series to parallel code converter
SU1557685A1 (en) Code converter
SU694867A1 (en) Device for the digital averaging of binary -coded signals
SU364089A1 (en) UNION h; ~~:; - ;: • -; &#39;- • h / yy ^ -&#39; ^^ tm / ^ s. ; : L: ;; - y &#39;^; - ^ l; ^:&#39; ^ &#34;C ^ .h ^^ hi
SU993245A1 (en) Series binary code-to-unit counting code converter
SU898609A1 (en) Voltage-to-code converter with dynamic error correction
SU1124311A1 (en) Table modulo 3 adder with error correction
SU1439745A1 (en) Binary to binary-decimal code converter
SU1501276A1 (en) Binary to binary-decimal code converter
SU1348826A1 (en) Device for adding binary numbers
SU549801A1 (en) Device for converting binary to decimal code to binary