SU781811A2 - Устройство дл параллельного счета количества единиц (нулей) в двоичном числе - Google Patents
Устройство дл параллельного счета количества единиц (нулей) в двоичном числе Download PDFInfo
- Publication number
- SU781811A2 SU781811A2 SU792727496A SU2727496A SU781811A2 SU 781811 A2 SU781811 A2 SU 781811A2 SU 792727496 A SU792727496 A SU 792727496A SU 2727496 A SU2727496 A SU 2727496A SU 781811 A2 SU781811 A2 SU 781811A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- trigger
- bit
- register
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Изобретение относитс к вычислительной технике, предназначено дл подсчета одноименHbix вдфр в двоичных кодах. По основному авт.св. № 450160 известно устройство дл параллельного счета количества ещжиц (нулей) в двоичном числе, содержащее п-разр дкый входной регистр, log п групп сумматоров по n/2k сумматоров в каждой группе (1 k log п), выход суммы последнего сумматора каждой группы и выход переноса сумматора последней k-й группы соединены со входами соответствующих разр дов выходного регистра, входы каждого i-ro сумматора k-й группы соединены с выходами переноса 2i-ro к (21-1)-го сумматоров (k-I)-и группы с вы хо суммы (i-l)-ro сумматора k-й группы, выходы 2(-го и (2i-l)-ro разр дов входного регистра соединены со входами i-ro сумматора первой группы 1 . Устройство производит счет количества единиц двоичного п-разр дного числа как такового независимо от смыслового содержани информации в разр дах числа, т.е. дл устройства безразлично то обсто тельство, что часть разр дов числа может содержать рабочую информацию (например операнд), а друга часть разр дов - вспомогательную информацию (например cn)OKe6Hbie признаки, контрольные разр ды и т.п.). Однако при использовании такого устройства в р де систем вычислительной техники возникает необходимость обеспечени двух режимов работы устройства. Подсчет числа единиц во всех п разр дах исходного числа (т.е. выполнение основной функции) - режим 1. Этот режим обеспечивает, например, периогдаческий счет числа функционирующих устройств вычислительной системы. Каждый разр д исходного числа соответствует определенному устройству . О в разр де - устройство не работает, 1 - устройство функционирует. Подсчет числа единиц в (п-1) разр дах - режим 2 п-й )азр д вл етс контрольным и счету не подлежит . Этот режим необходим, когда информаци на вход устройства поступает из каналов св зи и каждое (п-1) разр дное входное число сопровождаетс контрольным разр дом.
37
Если на входной регистр известного устройства поступает двоичное число, у которого п-й разр д контрольный (контроль по mod 2 на нечетность), а просуммировать необходимо единицы в (п-1) разр дах, то в тех случа х, когда п-й разр д содержит 1 на вь ходном регистре устройства фиксируетс число на единицу больше, чем следует.
Предполага , что исходное число (с контролным разр дом) не искажаетс в тракте передачи от источника до входного регистра устройства , и само устройство функционирует правильно , анализ позвол ет сделать следующие выводы:
а)младший разр д выходного регистра всег да устанавливаетс в 1, т.е. 1 в этом разр де - признак правильной работы устройства;
б)когда контрольный разр д равен О, число на выходном регистре соответствует
числу единиц в (п-1) разр дах исходного двоичного числа;
в)когда контрольный разр д равен 1, число на выходном регистре на единицу больше количества единиц в (п-1) разр дах исходного числа.
Таким образом, устройство не обеспечивает точного суммировани единиц дл двоичных слов, имеющих один контрольный разр д.
Цель изобретени - расширение функциональных возможностей устройства, т.е. обеспечение возможности работы с двоичными числами, содержащими контрольный разр д, а также повышение достоверности, контроль правильности приема исходного двоичного числа и функционировани устройства.
Поставленна цель достигаетс тем, что в устройство дл параллельного счета количества единиц (нулей) в двоичном числе дополнительно введены три элемента И, два элемента ИЛИ элемент НЕ и триггер режима, причем первые входы элементов И соединены с выходом триггера младшего разр да выходного регистра второй вход первого элемента И соединен с первым выходом триггера режима и первым входом первого элемента ИЛИ, второй вход второго элемента И соединен с выходом элемента НЕ, вход которого соединен с выходом триггера контро. разр да входного регистра , третий вход второго элемента И соединен со вторым выходом триггера режима и вторым входом третьего элемента И, выходы первого и второго элементов И подключены соответ;ственно к первому -и второму входам второго элемента ИЛИ, выход которого вл етс выходом младшего разр да выходного регистра, а выход третьего элемента И соединён со вторым входом первого элемента ИЛИ, выход которой соединен с шиной контрол .
На чертеже изображена схема устройства
4
Устройство содержит триггер I режима, элементы И 2-4, триггеры 5 входного регистра 6 сумматоры 7, объединенные в группы 8-1, триггеры 12 выходного регистра 13, выходную шину 14 разр да, элемент ИЛИ 15, шину 16 контрол , элемент ИЛИ 17, элемент НЕ 18.
Устройство работает следующим образом.
Перед началом работы триггер 1 режима устанавливаетс в одно из состо ний Режим 1 или Режим 2, что и определ ет функционирование устройства.
В первом режиме разрешающий потенциал с первого выхода триггера 1 подаетс на элемент И 2, запрещающий потенциал - со второго выхода триггера на вход1 1 элементов И 3 и 4. Элементы И 3 и 4 в этом режиме не функционируют. Исходное число фиксируетс на триггерах 5 входного регистра 6. В результате работы сумматоров 7, объединенных в групы 8-11, на триггерах 12 врлходного регистра 13 фиксируетс двоичный код, который вл етс результатом подсчета единиц исходного числа. Выдача этого кода происходит в выходные шины устройства, причем все выходные шины, кроме одной (выходной шипы 14 младшего разр да). подключены к выходам триггеров 12. Выходна же шина 14 младшего разр да подключена к выходу элемента ИЛИ 1 Сигнал на шине 14 дл данного режима работы устройства всегда соответствует сигналу на выходе триггера младшего разр да регистра 13 На шине 16 контрол посто нно фиксируетс сигнал 1 отсутстви ошибки, поступающий с первого выхода триггера 1 режима через элемент ИЛИ 17.
Рассмотренный режим работы устройства примен етс , когда необходимо суммировать единицы во всех п-разр дах исходного двоичного числа, т.е. этот режим полностью соответствует режиму работы известного устройства.
Второй режим примен етс тогда, когда на вход устройства поступают двоичные числа, у которых п-й разр д контрольный, а суммировать единицы необходимо только в первых (п-1) разр дах.
Триггер 1 режима устанавливаетс в состо ни когда элемент И 2 заблокирован,а на элементы И 3 и 4 подаетс с триггера 1 разрешаюцщй потенциал.
Claims (1)
- Рассмотрим два случа дл этого режима, при условии, что при отсутствии искажени исходного числа в тракте передачи результат суммировани всегда дает 1 в младшем разр де (поскольку всегда число единиц в исходном числе должно быть нечетным) и наличие этой 1 вл етс признаком правильной работы устройства. а)При поступлении на вход устройства исходного двончЕтого числа его контрольный разр д равен О. В этом случае результат суммировани на выходном регистре 13 равен числу единиц в (п-1) разр дах исходного чис ла и на выходной шине 14 младшего разр да имеет место тот же потенциал, что и на выходе триггера младшего разр да, т.е. 1. Это обеспечиваетс разрешающим потенциалом с выхода элемента НЕ 18 по входу, подключенн му к выходу триггера контрольного n-fb разр да исходного числа (поскольку контрольный разр д равен О). Дл дан(гого случа на оба входа элемента И 4 подаютс разрешающие потенциалы с триггера 1 режима и с вь1хода триггера младшего разр да регистра 13. Поэтому на шине 16 контрол фиксируетс сигнал отсутстви ошибки 1. б)Контрольный разр д исходного числа равен 1. Результат суммировани , зафиксированный на регистре 13, на единицу больше, че следует иметь на выходе устройства. Коррекци содержимого регистра 13 на, -1 при выдаче в выходные шины устройства производитс путем подачи запрешающего потенциала с выхода элемента НЕ 18 на вход элемента И 3. При этом на выходной шине 14 фиксируетс О. На шине контрол 16, как и дл случа а), фиксируетс сигнал отсутстви ошибки, т.е. 1. Таким образом, в зависимости от состо ни контрольного разр да исходного числа на выходной шине 14 младшего разр да результата фиксируетс 1 (когда контрольный раз р д равен О) или О (когда контрольный разр д равен 1). Если при передаче по тракту св зи произошел единичный сбой в каком-либо разр де исходного числа (или групповой нечетный . сбой), то количество единиц в исходном числ станет четным и в результате суммировани этих единиц триггер младшего разр да регистра 13 установитс в О. Наличие зтого О - признак искажени исходного числа. На шине 16 контрол при этом по вл етс сигнал ошибки, т.е. О. Следовательно, в режиме 2 устройством осзтцествл етс не то1иько суммирование единиц (п-1) - разр дов исходного числа, но и контроль исходного птела. Сигнал О на шине 16 контрол по вл етс не только при сбое исходного числа, но и в том случае, когда исходное число верно, а неверно функционирует само устройство, т.е. осушествл етс контроль функционировани устройства. Введение дополнительных элементов в состав устройства обеспечивает расширение его функций. Устройство может работать с числами , содержащими контрольный разр дки позвол ет осуществить контроль правильности приема исходного числа и контроль функционировани устройства. Формула изобретени Устройство дл параллельного счета количества единиц (нулей) в двоичном числе по авт.св. № 450160, отличающеес тем, что, с целью расширени его функциональных возможностей за счет работы с числами, содержащими контрольный разр д, и повышени достоверности, в него дополнительно введены три элемента К, два элемента ИЛИ, элемент НЕ и триггер режима, причем первые входы элементов И соединены с выходом триггера младшего разр да выходного регистра, второй вход первого элемента И соединен с первым вь.1ходом триггера режима и первым входом первого элемента ИЛИ, второй вход второго элемента И соединен с выходом элемента НЕ, вход которого соединен с выходом триггера контрольного разр да входного регистра , третий вход второго элемента И соединен со вторым выходом триггера режима и вторым входом третьего элемента И, выходы первого и второго элементов И подключены соответственно к первому и второму входам второго элемента ИЛИ, выход которого вл етс выходом младшего разр да выходного регистра, а выход третьего элемента И соединен со вторым входом первого элемента ИЛИ, выход которой соединен с шиной контрол . Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 450160, кл. G 06 F 5/02, 1975 (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792727496A SU781811A2 (ru) | 1979-02-12 | 1979-02-12 | Устройство дл параллельного счета количества единиц (нулей) в двоичном числе |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792727496A SU781811A2 (ru) | 1979-02-12 | 1979-02-12 | Устройство дл параллельного счета количества единиц (нулей) в двоичном числе |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU450160A Addition SU100954A1 (ru) | 1954-01-07 | Работомер к двигателю трактора |
Publications (1)
Publication Number | Publication Date |
---|---|
SU781811A2 true SU781811A2 (ru) | 1980-11-23 |
Family
ID=20811362
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792727496A SU781811A2 (ru) | 1979-02-12 | 1979-02-12 | Устройство дл параллельного счета количества единиц (нулей) в двоичном числе |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU781811A2 (ru) |
-
1979
- 1979-02-12 SU SU792727496A patent/SU781811A2/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3831144A (en) | Multi-level error detection code | |
US3925647A (en) | Parity predicting and checking logic for carry look-ahead binary adder | |
US4994993A (en) | System for detecting and correcting errors generated by arithmetic logic units | |
SU781811A2 (ru) | Устройство дл параллельного счета количества единиц (нулей) в двоичном числе | |
US3531631A (en) | Parity checking system | |
US3137788A (en) | Error checking system using residue redundancy | |
GB993163A (en) | Error detection system | |
US3586842A (en) | Arithmetic circuit | |
SU1716609A1 (ru) | Кодирующее устройство кода Рида-Соломона | |
US3582636A (en) | Circuit arrangement for calculating a check digit | |
US3207888A (en) | Electronic circuit for complementing binary coded decimal numbers | |
SU401994A1 (ru) | УСТРОЙСТВО дл ОПРЕДЕЛЕНИЯ МИНОРАНТ ДВОИЧНЫХ КОДОВ | |
SU1702366A2 (ru) | Устройство дл сложени и вычитани чисел по модулю | |
SU966914A1 (ru) | Двоичный счетчик с контролем ошибок | |
SU1662009A1 (ru) | Устройство дл контрол 2-кода Фибоначчи | |
SU964626A1 (ru) | Устройство дл контрол правильности приема информации в кодах Бергера | |
SU607221A1 (ru) | Устройство дл контрол двухтактного двоичного счетчика | |
SU875461A1 (ru) | Запоминающее устройство | |
SU1645957A1 (ru) | Контролируемое арифметическое устройство | |
US3091391A (en) | Method and arrangement for checking the conformity of signals with a code system | |
SU1543406A2 (ru) | Устройство дл односторонних сдвигов двоичных кодов с контролем | |
US3189872A (en) | Data handling mechanism | |
SU1642464A1 (ru) | Вычислительное устройство | |
SU809176A1 (ru) | Устройство дл делени | |
SU370605A1 (ru) | УСТРОЙСТВО дл ВЫЧИТАНИЯ |