SU780205A1 - Реверсивный двоично-дес тичный счетчик - Google Patents

Description

(54) РЕВЕРСИВНЫЙ ДВОИЧНО-ДЕСЯТИЧНЫЙ СЧЕТЧИК

1

ИэоОретение относитс  к электронной и вычислительной технике, в частности -к реверсивным двоично-дес тичным счетчикам и может быть испоЛьэовано в цифровых системах автоматичес- 5 кого контрол  и управлени .

Известен разностный двоичный счетчик , ка;кдый разр д которого содержит триггер, элемент ИЛИ и два элемента И, первые входы которых соединены tO соответственно с пр мым и инверснЕлм выходами триггера, счетный вход которого соединен с выходом элемента ИЛИ, входы которого соединены с вторыми входами элементов И того же раз-15 р да и входами сложени  и вычитани  данного разр да, а выходы первого и второго элементов И соединены соответственно с выходами переноса и за ема данного разр да til.20

Недоста:тком этого счетчика  вл етс  невозможность счета в двйичнодес тичиом коде.

Известен также реверсивный двоично-дес тичный счетчик, содержаний 2S четыре разр да, каждый из которых содержит триггер, элемент ИЛИ и первый и второй элементы И, счетный вход триггера каждого разр да соединен с выходом элемента ИЛИ того же 30

разр да, а входь элемента ИЛИ каждого разр да, креме первого, соединены с выходами соответственно первого и второго элементов И предыдущего разр да, первые входы которых соединены соответственно с пр мым и инверсным выходами триггера того же разр да, вторые входы первого и второго элементов И ка) разр да, кроме первого и четвертого разр дов, соединены с выходами соответственно первого и второго элементов И предыдущего разр да, первый и второй входы элемента ИЛИ первого разр да соединены соответственно с входами сложени  и вычитани  реверсивного двоично-дес тичного счетчика, которые соединены с вторыми входами соответственно первого и второго элементов И этого разр да 2.

Недостатком этого реверсивного двоично-дес тичного счетчика  вл -- . етс  относительно низка  достоверность функционировани , что св зано с кратковременным по влением в процессе счета кодовых состо ний, не вход щих в двоично-дес тичный код.

Целью изобретени   вл етс  повышение достоверности функционировани .

Поставленна  цель достигаетс  тем, что в реверсивный двоично-лес тичны счетчик, содерхощий четыре разр да, каждый из которых содержит триггер элемент ИЛИ и первый и второй элементы И, счетный вход триггера ка;; дого разр да соединен с выходом элемента ИЛИ того же разр да, а входы элемента ИЛИ каждого разр да, кроме первого, соединены с выходами соотве ственно первого и второго элементов И предыдущего разр да, первые входы которых соединены соответственно с пр мы1 л и инверсным выходами триггера того же разр да, вторьае входы первого и второго элементов И каждого раз р да кроме первого и четвертого раз р дов соединены с(|рыходами соответст венно первого и второго элементов и предыдущего разр да, первый и второй входы элемента ИЛИ первого разр да соединены соответственно с входами сложени  и вычитани  реверсивного двоично-дес тичного счетчика, которые соединены с вторыми входами соответст венно первого и второго элементов И этого разр5ща, введен элемент И-ИЕ, выходкоторого соединен с- J входами триггеров второго и третьего разр до входы элемента И-НЕ соединены с инве сными, выходами триггеров всех разр дов , вход сложени  реверсивного двоично-дес тичного счетчика соединен с вторым входом первого элемента И чет вертого разр да, третий вход которог соединен с первым входом первого эле мента И первого разр да, третий вход которого соединен с инверсным выхо-. дом триггера четвертого разр да, третий, вход элемента ИЛИ соединен с выходом первого элемента И этого разр да и выходом переноса реверсивного двоично-дес тичного счетчика , выхрд заема которого соединен с выходом второго элемента И четвертого разр да, второй вход которого соединен с выходом второго элемента И третьего разр да. Структурна  схема реверсивного двоично-дес тичного счетчика показана на чертеже. . - Реверсивный двоично-дес тичный счетчик содержит элемент 1 И-НЕ и четыре разр да 2-5, каждый из которы содержит триггер 6, элемент ИЛИ 7 и первый 8 и второй 9 элементы И, счетный вход триггера 6 каждого раз р да соединен с выходом элемента ИЛИ 7 того же разр да, а входы элемента Ю1И каждого разр да, кроме первого, соединены с выходами соответственно первого 8 и второго 9 элементов И предыдущего разр да, первые входы которых соединены соответственно с пр мым и инверсным выходами триггера 6 того же разр да, вторые входы первого 8 и второго 9 элементов И каждо го разр да, кроме первого 2 и четвер того 5 разр дов,соединены с выходами соответственно первого 8 и второго элементов И предыдущего разр да, первый и второй входы элемента ИЛИ 7 первого разр да 2 соединены соответственно с входами сложени  10 и вычитани  11 реверсивного двоично-дес тичного счетчика, которые соединены с вторыми входами соответственно первого 8 и второго 9 элементов. И этого разр да , выход элемента И-НЕ 1 соединен с J входами триггеров 6 второго 3 и третьего 4 разр дов, входы элемента И-НЕ 1 соединены с инверсными выходами триггеров 6 всех разр дов 2, 3, 4. и 5., вход сложени  10 реверсивного двоично-дес тичного счетчика соединен с вторым входом первого элемента И 8 четвертого разр да 5, третий вход которого соединен с первым входом первого элемента И 8 первого разр да 2, третий вход которого соединен с инверсным выходом триггера б четвертого разр да 5, третий вход элемента ИЛИ 7 соединен с выходом первого элемента И 8 этого разр да и выходом переноса 12 реверсивного двоично-дес тичного счетчика, выход заема 13 которого соединен с выходом второго элемента И 9 четвертого разр да 5, второй вход которого соединен с выходом второго элемента И 9 третьего разр да 4. Работает устройство следующим образом . Предположим, в исходном состо нии триггеры 6 наход тс  в нулевом логическом состо нии, при этом элементы И 9 открыты, а элементы И 8 закрыты. На выходе элемента И-НЕ 1 присутствует нулевой логический потенциал, запрещающий переход триггеров 6 второго и третьего разр дов в единичное логическое состо ние. В режиме сложени  первый импульс, поступающий на вход сложени  10, проходит через элемент ИЛИ 7, устанавливает триггер 6 первого разр да в. единичное логическое состо ние, которое выдает разрешающий сигнал на элемент И 8 дл  прохождени  последующего импульса. При этом ни выходе элемента И-НЕ 1 по вл етс  логический единичный потенциал, разрещающий переход триггеров 6 второго и третьего разр - дов из логического состо ни  О в лоВторой импугическое состо ние льс устанавливает через элемент ИЛИ 7 триггер 6 первого раз рда 3 в нулевое логическое состо ние, а через открытый элемент И 8 и элемент ИЛИ 7 - триггер 6 второго разр да в единичное логическое состо ние. При дальнейшем поступлении на вход счетчика от третьего до восьмого импульсов, счетчик проходит все состо ни , которые соответствуют двоично-дес тичному коду 8-4-2-1. После записи счетчике кода 1000, закрываетс  элемент И 8 первого разр да сигналом

с инверсного выхода триггера 6 четвертого разр да.

Дев тый импульс устанавливает через элемент ИЛИ 7 триггер 6 первого разр да в единичное логическое состо ние, т. е. записываетс  код 1001, соответствующий цифре 9. После записи в счетчике цифры 9 открываетс  элемент И 8 четвертого разр да. Поступающий дес тый импульс через элемент ИЛИ 7 первого разр да И 8 четвертого разр да, ИЛИ 7 четвертого разр да устанавливает триггеры 6 первого и четвертого разр дов в нулевое логическое состо ние, а на выходе элемента И 8 четвертого разр да образуетс  сигнал перенос. В счетчике записываетс  код 0000, что и необходимо дл  реализации пересчета на дес ть.

В режиме вычитани , когда все четыре триггера б наход тс  в нулевом состо нии, элементы И 9 открыты, на выходе элемента- И 8 четвертого разр да присутствует нулевой логический потенциал, который поступает на вход элемента ИЛИ 7 четвертого разр да и не вли ет на работу счетчика при реверсе . На входах. J триггеров б втоpoiro и третьего разр дов держитс 

нулевой логический потенциал, запрещающий переход их с нулевого логического состо ни  в единичное . Первый входной импульс, поступающий на вход вычитани  11 через элемент ИЛИ б первого разр да, И 9 и ИЛИ 7 четвертого разр да установит триггеры б первого и четвертого разр дов в

единичное логическое состо ние, т. е. запишетс  код 1001, что соответствует цифре 9. При этом на выходе элемента И 9 четвертого разр да вырабатываетс  сигнал заем. На J входах триггеров б второго и третьего разр дов образуетс  единичный логический сигнал, не вли ющий на работу счетчика в режиме вычитани  . Очередными импульсами счетчик последовательно установитс  в состо ни , соответствующие 8, 7,. ..Д, как и в обычном вычитайщем счетчике.

Таким образом, предлагаемое устроство позвол ет повысить надежность работы счетчика в коде 8-4-2-1, поскольку исключаютс  промежуточные кратковременные состо ни  1010 и 1111, не соответствующие коду 84-2-1 .

Claims (2)

1.Контрольно-измерительна  техника . Выпуск 22. Львов, 1977, с.62, риг;. 2.

2.Авторское свидетельство СССР

№ 525251, кл. Н 03 К 23/24, 1977 (про5 тотип) .