SU767834A1 - Устройство дл считывани информации из матричного накопител - Google Patents

Description

Изобретение относитс  к вычислительной технике -и может быть использовано при построении интегральных посто нных запоминающих устройств. Известно устройство дл  считывани  информации из матричного накопител , содержащее транзисторы выборки и дешифраторы 1. При считывании информации ток, протекающий через запоминающий элемент , перезар жает парайитные емкости , подключенные как к стоку/ так и к истоку открытого транзистора выборки, 4fo ограничивает быстродействие данного запоминак цего устро ства. Известно устройство дл  считывани  информации, содержащее два дешиф ратора, транзисторы выборки, а также запоминающие-элементы, органйзованные в виде.матрицы {2. При считывании информации, хранимой в некоторбм запоминающемэлементе , ток, протекающий через этот элемент/перезар жает паразитные емкости подключенные как к стоку,так и к ист ку открытого транзистора выборки,что ограничивает быстродействие запомин ющего устройства. . Из известных устройств наиболее близким по технической сущности  вл етс  устройство дл  с 1итывани  . ; информации из матричного накопите- л , используемое в интегральном запоминающем устройстве 3. Указанное запоминающее устройство содер) информационные транзисторы, организованные в матрицу, а также транзисторы, соедин ющие информационные транзисторы с выходом разр дной шины и выполн ющие функции ключей, На затворы .информационных транзисторов сигнсшы подаютс  с выходов первого дешифратора. Затворы ключей транзисторов подключены к выходам второго дешифратора. При считывании информации, хранимой в некотором запоминающем элементе, ёсли этому элементу соответствует информационный транзистор (записана Ч),ток, протекающий через этот транзистор, зар жает паразитные емкости, подключенные как кстоку: так и к истоку ключевого транзисто1ра, что уменьшает быстродействие этого запоминающего устройства. Цельй изобретени   вл етс  увеличение быстродействи  устройства.

Поставленна  цель достигаетс  тем, что в устройство дл  считывани  информации из матричного нако-пител , содержащее ключевые транзисторы , стоки которых подключены.к шине считывани , истоки - к соотРветствующим разр дным шинам накопител , а затворы - к соответствующим управл ющим шинам, шины выборки и нулевого потёндиала, введены элемент задержки и шунтирующий транзистор, сток которог6 подктпочен к шине считывани , исток - к шине нулевого потенциала, а зйтвор через элемент задержки к шине выборки.

На чертеже показана схема предлагаемого устройства дл  случа , когда информационные транзисторы организованы в матрицу, Имеющую -четыре строки и четыре столбца.

Предлагаемое устройство содержит ключевые транзисторы 1-4, информационные транзисторы 5-16, дешифраторы 17 и 18, элемент задержки 19, а также шунтирующий транзистор 20. Затворы информационных транзисторов, расположенных в каждой строке в соответствии с кодируемой информацией , объединены между собой и подключены к выходам дешифратора 17. Например, в первой строке закодирована информаци  0101, во второй 1110 и т.д. Истоки всех информационных транзисторов 5-16 объединейы и подключены к шине источника питани . Стоки- информационных транзисторов , расположенных в каждом столбце , объединены и подключены к истоку соответствующего транзистора-ключа. Затворы транзисторов-ключей подключены к выходам дешифратора 18, а стоки их объединены и соединены с шиной 21 считывани , исток - с шиной нулевого потенциала, а затвор через элемент задержки 19 соединен с шиной 22 выборки, котора  также подключена к дешифраторам 17 и 18. Ко входам дешифраторов подключены также адресные шины 23 и 26.

Предлагаемое устройство функционирует следующим образом.

При нашичии. на шине 22 потенциала, близкого к Ё, потенцисш на всех выходах дешифратора 17 близок к нулю, потенциал всех выходов дешифратора 18 и затвора транзистора 20 близок к Е. В результате этого все ключевые транзисторызакрыты,а шунтйрунзщий транзистор 20 открыт и потенциал шины 21 считывани  близок к нулю. Все информационные транзистора 5-16 открыты и потенциал истока каждого транзистора ключа близок к t. По приходу управл ющего сигнала (нулевого потенциала ) на шину 22 потенциалы всех, кроме выбранного, выходов дешифратоа 17 повышаютс  доЕ . Потенциал выбранного выхода дешифратора 17 остаетс  близким к нулю. Потенциал выбранного выхода дешифратора 18 понижаетс  до нул  и подключенный к нему ключевой транзистор 1 открываетс , а потенциалы остальных выходов это го дешифратора не измен ютс . При этом если на пересечении выбранных столбца и строки отсутствует информационный транзистор(соответствует О двоичной информации) , то после поступлени  нулевого потенциеша на шину 22 и срабатывани  дешифраторов 17 и 18 виаеописанным образом емкость .27 выбранного столбца разр жаетс  через открытый транзистор-ключ, причем в течение времени прохождени  1Г сигнгша через элемент задержки 19 разр д идет на заземленный полюс источника питани  через открытый транзистор 20, и в это врем  шина 21 имеет потенциал, близкий к нулю, а остальное врем  после закрыти  транзистора 20 оставшийс  зар д на шине перераспредел етс  между емкост ми 27 и 28. При этом врем  выбираетс  таким, чтобы напр жение на выходной шине 21 в конечном итоге не достигало порога срабатывани  выходной схемы. Если же на пересечении выбранных строки и столбца матрицы информационных транзисторов имеетс  информационный транзистор (что соответствует i двоичной информации), то он открыт и протекающий через него ток стремитс  сохра;нить потенциал Е на шине емкости 27 и, кроме того, обеспечивает поступление тока на шину 21 считывани . Через врем  Т после начала дешифрации транзистор 20 закрываетcfe , после чего начинает расти потенциал на шине 21 и по достижении величины порога срабатывани  выходной схемы последн   срабатывает, заверинфор40 ша  процесс считывани 

мации запоминающего устройства. За счет того, что паразитна  емкость 27 выбранного столбца предварительно зар жена до напр жени  Е и за врем  f разр дилась незначительно, врем  от момента срабатывани  дешифраторов до срабатывани  выходной схемы заметно уменьшаетс  по сравнению с прототипом.

50 Как следует из расчетов при пороГе срабатывани  выходной схемы, равном 2 ., и времени задержки t 30 не, ;предлагаемое устройство по сравне;нию с прототипом имеет на 46% меньшее врем  считывани  . При этом

в предлагаемом

сигналы

устройстве отличаютс  по амплитуде не менее, чем в 2,5 раза, что обеспечивает надежное различение сигИаff . лов 1 и о, в выходной схеме устройства .

Таким образом, предлагаемое запоминающее устройство имеет более высокое быстродействие, чем известное 65 запоминающее устройство, что подтверждаетс  результатами расчетов, приведенными в описании.

Claims (3)

1. Авторское свидетельство СССР № 458036, кл. G 11 С 11/40, 1975.

2. Авторское свидетельство СССР 523455, кл. G 11 С 11/40, 1976.

3. Интегральные схеюл на МДП-приборах . Пер. с англ, под ред. А.Н.Кармазинскйго. М., Мир,1975, с. 439, рис. 71 Иб (прототип).

гз

.

29

622

а

2S