SU762198A1

SU762198A1 - Делитель частоты следования имп^бсоц. с переменным коэффициентом деления

Info

Publication number: SU762198A1
Application number: SU782678292A
Authority: SU
Inventors: Ivan Kanatov; Ivan G Kovalenko; Aleksej Solodovnikov
Original assignee: Le Elektrotekh Inst
Priority date: 1978-10-27
Filing date: 1978-10-27
Publication date: 1980-09-07

Description

. 7.

& А. -· ? V '

λ - - ‘ ;

I

Изобретение относится к вычислительной технике и может быть использовано. в синтезаторах частоты и кодирующих устройствах.

Известно устройство для деления частоты входных импульсов с двоичной фор- 5 мой задания кода коэффициента деления, содержащее двоичную счетную схему, первый вход которой соединен со входом устройства, схему записи кода, выходы которой соединены со вторичными входа- ¹⁰ми двоичной счетной схемы, схему опознавания, входы которой соединены с разрядными выходами двоичной счетной схемы, а выход которой соединен с выходом устройства и со входом схемы записи кода [ί].

Недостатком этого устройства является то, что код коэффициента деления можно задавать только в двоичной форме.

Наиболее близким по технической сущности к предлагаемому является делитель частоты следования импульсов, со-

2 "····держащий последовательно соединенные счетные блоки, число которых равно числу десятичных разрядов коэффициента деления, схему записи кода, выполненную в ввде устройства сброса к управления и схему совпадения, входы которой соединены с выходами счетных блоков, а выход - со входом схемы записи кода, выходы схемы записи кода соединены со вторыми входами счетных блоков £2].

Недостатком данного устройства является ограниченная форма кода, в которой работает устройство управления (в данном устройстве - форма десятичного позиционного кода).

Цель изобретения - расширение функциональных возможностей.

Эта цель достигается тем, что в устройство, содержащее последовательно соединенные декадные, счетные блоки, кодирующий блок, выходы которого соединены со входами соответствующих декадных счетных блоков и блок элементов И, введены триггеры, первые входы

3 762198

которых соединены с выходом последне- \ го декадного счетного блока и входом кодирующего блока, вторые входы - с выходами соответствующих декадных счетных блоков, дополнительные выходы которых соединены с первыми входами соответствующих элементов И, вторые входы которых попарно объединены и соединены с выходами соответствующих триггеров, третьи - с кодовой шиной, а выходы - с дополнительными входами соответствующих декадных счетных блоков.

На чертеже изображена структурная электрическая схема делителя частоты следования импульсов.

Он содержит декадные счетные блоки 1, кодирующий блок 2, элеменьы 3 И, триггеры 4, кодовую шину 5.

Устройство работает следующим образом.

Первый вход первого декадного счетного блока 1 является входом устройства. Число декадных счетных блоков 1 равно числу десятичных разрядов максимального коэффициента деления Кд , которое обозначается числом η . Число примененных элементов И равно 2 (п-1), а число триггеров равно η -1.

Независимо от формы кода Кд, циклическая загрузка кода исходного состояния А_иск в декадные счетные схемы происходит одинаково: выходной импульс предыдущего цикла деления сбрасывает в "О" все триггеры 4 и разрешает запись кода в декадные счетные блоки 1. По окончании этого импульса в декадные счетные блоки 1 записывается по счетному входу дополнительная единица. Дальнейшая работа устройства зависит от формы кода Кд, поэтому необходимо рассмотреть раздельно его возможные режимы работы. ......

Первый режим соответствует случаю, когда код Кд задается в форме двоичного кода, а на вторые входы всех элементов 3 И с кодовой шины 5 подается низкий потенциал, блокирующий эти эле•менты. В результате во всех декадных счетных блоках, кроме последнего, разрываются дополнительные связи, в ре—

~ ••^льт'Ж^·''чеТО нёзавиСийО от состояния ' - * "триггеро1а

счетные блоки 1 функционируют как двоичные четырехразрядные. В начале Очередного циклав'декадные счетные блоки 1 записывается двоичный код^:

исходного состояния А_исх , причем

^3	и А_цсх связаны соотношением
5		(1)
		(2)

где Кд - двоичная инверсия.кода;

- общее число двоичных раз¹⁰ рядов декадных счетных

блоков.

После записи кода в декадные

счетные блоки 1 на вход устройства подаются импульсы делимой частоты. И м¹⁵ пульс переполнения возникает после поступления Кд импульсов входной делимой частоты

О)

²⁰ Этот импульс переполнения воздействует на вход кодирующего блока 2, разрешая запись в декадные счетные блоки кода Ацсх » ^после чего цикл деления повторяется.

²⁵ В случае, когда Кд задается в форме двоично-десятичного кода с весовыми соотношениями двоичных разрядов · 1-2-4-8, на вторые входы всех элементов 3 И с кодовой шины 5 подается вы³⁰ сокий потенциал и режим работы декадных счетных блоков 1 определяется состоянием соответствующего триггера 4. Если триггер 4 находится в состоянии

' логического "О", то соответствующий

³⁵ ему декадный счетный блок 1 работает как четырехразрядная двоичная счетная схема (соответствующие элементы 3 И заблокированы по своим первым входам и, как следствие, связи,· соединяющие

⁴⁰ дополнительные входы и выходы декадных счетных блоков 1, разорваны), если - в состоянии логической "Ι", то декадные Счетные блоки 1 работают как декадная счетная схема (связи соединяю⁴⁵ щие дополнительные входы и выходы декадных счетных блоках 1, замкнуты).

Пусть требуется выполнить операцию деления-на η разрядное десятичное число Кд , которое может быть предетав50 лено в виде

⁽⁴⁾

где К._о , . . . . - значащие цифры

десятичных разрядов.

⁵⁵ В начале очередного цикле деления все триггеры 4 по своим первым входам устанавливаются в состояние логического "О", а в декадные десятичные блоки

5 762198 ό

записывается двоично-десятичный код ? исходного состояния А_цсх , полученный как и ранее, инвертированием двоичных разрядов Κθ с добавлением единицы.,

Так как двоично-десятичный код представлен весовыми соотношениями 1-2-4-8, то в пределах одной декады двоичный код совпадает с двоично-десятичным. Поэтому в первый декадный счетный блок будет записан инверсный четырехразрядный двоичный код младшего десятичного разряда К_о плюс дополнительная единица; а в остальные декадные счетные блоки будет записан инверсный четырехразрядный двоичный код значащей цифры соответствующего десятичного разряда К₁ ·· · Κ_η-, . После записи А_мсХ в декадные счетные блоки 1 на вход устройства начинают поступать импульсы делимой частоты, причем первый счетный блок работает как двоичный До тех пор, пока не произойдет переполнение всех его четырех : двоичных разрядов. При этом число входных импульсов, поступивших на первый вход первого счетного блока и Вызвавших его переполнение, определяется соотношением:

^ί5),

к_о = г⁴-1-к_О) (β)

где К_о - двоичная инверсия кода значащей цифры младшего разряда.

Импульс переполнения, возникший на выходе второго счетного блока,1, также запишет единицу в следующий, третий, счетный блок 1 (т. е. в нем

5 будет записано число К_г +1) и установит второй триггер 4 в состояние логаческой '1', после чего второй счетный блок 1 будет функционировать как декадная счетная схема.

Последующие счетные блоки, кроме последнего, работают аналогично. Последний счетный блок не переключается в декадный режим счета, так как перепол15 нение этого блока происходит после поступления с входа устройства числа импульсов, равного требуемо му коэффициенту деления Кд

^{20 (8)}

Выходной импульс устанавливает все триггеры 4 в состояние логического '0' и одновременно на вход кодирующего .

²⁵ блока 2 подается импульс, разрешающий запись кода. После этого цикл деления повторяется

Данное устройство работает при зада³⁰ паи кода коэффициента деления как в двоичной так и в двоично-десятичной форме.

Claims

Формула изобретения

35

Импульс переполнения, возникший на первом выходе первого счетного блока, во-первых, запишет единицу во второй счетный блок (т. е._ в нем будет записано число +1), а, во-вторых установит первый триггер 4 в'состояние логической *1^Г, после чего первый счетный блок будет продолжать свою работу как декадная счетная схема. В ₄₅результате на второй счетный блок будет поступать лишь каждый десятый импульс, причем он работает как двоичная счетная схема (соответствующий агорой триггер 4 первоначально находит- ₅₀ся в состоянии логического '0'). Переполнение второго счетного блока 1 произойдет после числа импульсов, определяемых соотношением

^Ν&?¹°^⁴'^/'^,ί1^ηο^ϊ^ιθί·“^ί^·^,θΡ. ^{(7) Н}

где ‘К₁ - двоичная инверсия кода

числа К,.'

Делитель частоты следования импульсов с переменным коэффициентом деления, содержащий последовательно соединенные , декадные счетные блоки, кодирующий блок, выходы которого соединены со входами соответствующих декадных счетных блоков и блок элементов И, отличающийся тем, что, с целью расширения функциональных возможностей, в него введены триггеры, первые входы которых соединены с выходом последнего декадного счетного блока и входом кодирующего блока, вторые входы - с выходами соответствующих декадных счетных блоков, дополнительные выходы которых соединены с первыми входами соответствующих элементов И, вторые входы которых попарно объединены и соединены с выходами соответствующих триггеров, третьи - с кодовой шиной, а выходыс дополнительными входами соответствующих декадных счетных блоков.

762198
2. Лейнов М. Л., КочалуСа 13. С,

Рыжков В. В. Цифровые делители частоты на логических элементах, А1.,

"Энергия", 197 5, с. 100.

• 7

Источники Информации, .принятые во внимание при экспертизе

1. Авторское свидетельство СССР ' №520713, кл.Н 03 К 23/00, 10.02.7 5.

•