SU532859A1 - Устройство дл поразр дного сложени чисел - Google Patents
Устройство дл поразр дного сложени чиселInfo
- Publication number
- SU532859A1 SU532859A1 SU2088103A SU2088103A SU532859A1 SU 532859 A1 SU532859 A1 SU 532859A1 SU 2088103 A SU2088103 A SU 2088103A SU 2088103 A SU2088103 A SU 2088103A SU 532859 A1 SU532859 A1 SU 532859A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- numbers
- bit
- digit
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Description
1
Изобретение относитс к области автоматики и вычислительной техники и может Рыть использовано в стохастических вычислительных машинах.
Известное устройство дл веро тностного сложени чисел, содержащее элементы ИЛИ и счетчики, имеет невысокую точность
1.
Известно также устройство дл поразр дного сложени чисел, содержащее в каж- дом разр де счетчик, вход которого подкл1о Чен к выходу элемента ИЛИ, первый и второй входы которого подключены к выходам дервого и второго веро тностных двоичных элементов соответственно, а третий вход соединен со входом синхронизации устройства 2.
Такое устройство имеет низкое быстродействие , которое обратно пропорционально квадрату количества разр дов входных чи- сел, что ограничивает применение схем с веро тностно-импульсным представлением информации.
Цель изобретени повысить быстродействие устройства,
Лл этого устройство дополнительно содержит в KajivaoM разр де делитель, вход которого подключеп к выходу элемента ИЛИ а выход - к четвертому входу элемента ИЛИ послед /ющего разр да.
На чертеже приведена структурна электрическа схе.:а устройства.
Устройство дл поразр дного сложени чисел содерл мт веро гностные двоичные элементы 1, 2, элементы ИЛИ 3, счетчики 4. делители 5« При этом выходы веро т ностны х. двоичных элементов 1, 2 каждого разр да соединены со входами элемента ИЛИ 3 этого же разр да, выход которой соединен со входом счетчика 4 данного разр да и входом делител 5 данного разр да, выход которого подключен к одному из входов элемента ИЛИ 3 последующего разр да. Кроме того, на один из входов каждого элемента ИЛИ подаетс синхросигнал.
Работа устройства заключаетс в следующем .
Claims (2)
- Каждый разр д входных чисел А -, В , представленных позиционным дес тичным кодом , преобразуетс в веро тности по вле- ни импульсов в бинарных случайных носле довагельносг х с коэффициен гом преобразовани , ... ., т .е. А; В °° р -. Эти последовательности сум мируютс элементами ИЛИ, на третий вход которых подаетс последовательность с веро тностью по влени импульсов, пропорциональной переносу из младшего разр да в старший, дл чего служит делитель с коэффициентом делени j На выходе элементов ИЛИ образуетс последовательность с веро тностью по влени единиц РТ помощью вспомогательных ТГ -сигналов (на схеме не показаны). Затем с помошью счетчиков определ ют среднее значение импульсов в каждой последовательности и индицируют в каждом счетчике вторую дес тичную цифНапример , складьтаем 348 и 683, после веро тностного преобразовани получаем: на выходе первой схемы ИЛИ - 0,11, на выходе второй схемы ИЛИ - 0,131, на выходе третьей схемы ИЛИ - 0,1031. Индициру два старших разр да старшего счет чика и вторые разр ды осталыгых счетчиков , получаем 1031. Таким образом, предлагаемое устройство осуществл ет поразр дное сложение, что позвол ет увеличить быстродействие, Дл четырехразр дных входных чисел увеличение быстродействи произойдет в 5 9 10 раз, полага , что при посто нной надежности оценки доверительный интервал дл четырехразр дных чисел в 100 раз меньше, чем при поразр дном сравнивании; при этом суммарный объем счетчиков вл етс одинаковым как в известном, так и в предлагаемом устройстве. Формула изобретени Устройство дл поразр дного сложени чисел, содержащее в каждом разр де счетчик , вход которого подключен к выходу элемента ИЛИ, первьй и второй входы которого подключены к выходам первого и второго веро тностных двоичных элементов соответственно , а третий вход соединен со входом синхронизации устройства, о т л и чающеес тем, что, с целью повышени быстродействи , оно дополнительно содержит в каждом разр де делитель, вход которого подключен к выходу элемента ИЛИ, а выход - к четвертому входу элемента ИЛИ последующего разр да. Источники информации, прин тые во внимание при экспертизе: l.Cotines B.R., Sioctiois-tac co-mputer btirTves on -noise- E eciromcs,-/967,Vl4
- 2. Яковлев В. В., Федоров P. Ф. Стохастические вычислительные машины. Л., Машиностроение , 1974.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2088103A SU532859A1 (ru) | 1974-12-27 | 1974-12-27 | Устройство дл поразр дного сложени чисел |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2088103A SU532859A1 (ru) | 1974-12-27 | 1974-12-27 | Устройство дл поразр дного сложени чисел |
Publications (1)
Publication Number | Publication Date |
---|---|
SU532859A1 true SU532859A1 (ru) | 1976-10-25 |
Family
ID=20604738
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2088103A SU532859A1 (ru) | 1974-12-27 | 1974-12-27 | Устройство дл поразр дного сложени чисел |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU532859A1 (ru) |
-
1974
- 1974-12-27 SU SU2088103A patent/SU532859A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US2860327A (en) | Binary-to-binary decimal converter | |
US3284715A (en) | Electronic clock | |
SU532859A1 (ru) | Устройство дл поразр дного сложени чисел | |
US4408336A (en) | High speed binary counter | |
SU436352A1 (ru) | УСТРОЙСТВО ДЛЯ НАХОЖДЕНИЯ ОТНОШЕНИЯ ДВУХчислоимпульсных кодов | |
SU641441A1 (ru) | Устройство дл преобразовани двоичного кода в двоично-дес тичный | |
SU489114A1 (ru) | Стохастический делитель | |
US3308286A (en) | Statistical decision circuit | |
SU1443168A1 (ru) | Счетчик импульсов в р-кодах Фибоначчи | |
US3307025A (en) | Encoding apparatus | |
SU799148A1 (ru) | Счетчик с последовательным переносом | |
SU1211801A1 (ru) | Устройство дл индикации | |
SU391560A1 (ru) | Устройство для возведения в квадрат | |
SU383042A1 (ru) | Формирователь кодовых комбинаций | |
SU477425A1 (ru) | Делительное устройство | |
SU771660A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
SU368598A1 (ru) | Преобразователь двоично-десятичного кода «12222» в унитарный код | |
SU677095A1 (ru) | Преобразователь кода числа в частоту следовани импульсов | |
US3337721A (en) | Count by six counter | |
SU131973A1 (ru) | Способ преобразовани целых чисел, заданных в двоичной системе счислени , в дес тичные числа | |
SU367540A1 (ru) | Цифровой функциональный преобразователь последовательного типа | |
SU799008A1 (ru) | Сдвигающий регистр | |
SU378833A1 (ru) | Устройство для ввода информации | |
SU744544A1 (ru) | Устройство дл преобразовани кодов | |
SU482897A1 (ru) | Пересчетна схема |