SU641441A1

SU641441A1 - Устройство дл преобразовани двоичного кода в двоично-дес тичный

Info

Publication number: SU641441A1
Application number: SU762339428A
Authority: SU
Inventors: Анатолий Петрович Авдеев
Original assignee: Предприятие П/Я Г-4149
Priority date: 1976-03-29
Filing date: 1976-03-29
Publication date: 1979-01-05

Description

(54) УСТРСЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДВОИЧНСГО КОДА В ДВСЖЧНО-ДЕСЯТИЧНЫЙ

Изобретение относитс к области вычислительной техники и может быть использовано в системах автоматики, цифровых вычислительных машинах.

Известный преобразователь 1) двоичного кода в двоично-дес тичный имеет сравнительно большое врем преобразовани к сложную схему.

Наиболее близким к преаложенному изобретению вл етс устройство дл преобразовани двоичного кода в двоично-дес тичный , содержащее регистр двоичного кода, сдвиговый регистр опроса, делитель тактовой частоты, двоично-дес тичный счетчик, элементы задержки и первую группу элементов ИЛИ {2.

Однако, этот преобразователь имеет схему , сложность которой вызвана применением собирательных схем перевода весовых значений каждого двоичного разр да в соответствующее весовое значение дес тичного разр да.

Цель изобретени - упрощение устройства , достигаетс тем, что в него введены элемент И, перва и втора группы элементов И, втора группа элементов ИЛИ, причем первые входы элементов И первой группы соединены с разр дными выходами регистра двоичного кода, вторые - с соответствующим выходами сдвигового регистра опроса, а разр дные выходы - со входами элементов ИЛИ первой группы, выходы которых соединены с первыми входами элементов И второй группы, вторые входы которых подключены к соответствующим разр дным выходам делител тактовой частоты , а выходы - ко входам элементов ИЛИ второй группы, выходы которых соединены со счетными входами соответствующих декад двоично-дес тичного счетчика, а выходы каждой декады двоично-дес тичного счетчика через элемент задержки подключены ко входам элементов ИЛИ второй группы , первый вход элемента И соединен со входом тактовых импульсов, второй - с выходом третьего разр да делител тактовой частоты, а выход - с соответствующими входами элементов И второй группы и со Входом делител тактовой частоты.

На чертеже представлена схема устройства преобразовани двоичного кода в двоично-дес тичный , содержаща регистр двоичного кода I, вход «пуск устройства 2, сдвиговый регистр опроса 3, выходы сдвиroBoro регистра опроса 4, разр дные выходы регистра двоичного кода 5, первую группу элементов И б, делитель тактовой частоты 7, разр дные выходы первой группы элементов И 8, первую группу элементов ИЛИ 9, первьш выходы элементов И iU второй группы, втора группа элементов И И, элемент И 12, втора группа элементов ИдПИ 13, декады двоично-дес тичного счетчика 14, элемент задержки 5, вход делител тактовой частоты 16.

Преобразуемое число вводитс в регистр I двоичного кода. По сигналу «пуск пришедшему на вход 2 устройства преобразовани в сдвиговый регистр опроса 3 -записываетс единица, котора последовательно проходит каждый разр д регистра 3 к подает сигналы 4 разрешени опроса разр дов 5 регистра двоичного кода 1 на элементы И 6. Сдвиг регистра 3 осуществл етс сигналами, поступающими с выхода делител тактовой частоты 7. В соответствии со значением опрашиваемого разр да регистра двоичного кода на выходе 8 элементов И 6 возбуждаетс потенциальный сигнал с логическим уровнел ноль или сохран етс единица. Выходы 8 соединены со входами элементов ИЛИ 9 первой группы, осуществл ющих перевод весового значени опрашиваемого разр да двоичного кода в эквивалентный двоично-дес тичный код. Элементы ИЛИ 9 первой группы, где вес каждой равен весу соответствующего разр да двоично-дес тичного , кода - 8-4-2-1, составл к т тетрады , вес каждой из которых равен весу соответствующего дес тичного разр да, и количество которых равно числу дес тичных разр дов содержащихс в опрашиваемом разр де двоичного кода. Например разр д ДВОИЧНОГО кода 2 при п 5 5 в соответствии со своим весом в дес тичной системе счислени 32768 будет представлен п тью тетрадами элементов ИЛИ 9 первой группы.

Тетрады имеют двоично-дес тичный код в соответствии со значением дес тичного разр да. Младша тетрада, соответствующа числу восемь, будет представлена элементами ИЛИ 9 таким образом:

И - О- 1 -f 0-2 Ч- 0-4 + 1-8, нулем на выходах собирательных схем с весом -4-2-1 и единицей на выходе собирательной схемы с весом -8, образу код 1000, т. е. выход 8 элемента И б дл разр да двоичного кода с п 15 соединен со входом элемента ИЛИ 9 с весом 8 младшей тетрады. Втора тетрада

10-6 О- 1 -f 1-2 + 1-4 + 0-8 будет представлена нулем на выходах элементов ИЛИ с весом -8-1 и единицей на выходах элементов ИЛИ с весом -2-4, образу код ОНО, т.е. этот же выход 8 элемента И 6 будет соединен также со входами элементов ИЛИ с весами -2--4 1зторой тетрады к т. д.

Таким образом, ма выходах п ти тетрад формируетс эквивалентный двоичному разр ду двоично-дес тичный код. Выходы 10 элементов ИЛИ 9 ссютветственно соединены с первыми входами элементов И 1 I второй группы. На вторые входы элементов И П подаютс импульсы с весом -4-2-I. с соответствующих разр дов делител 7 и мпульс с весом 8 с выхода элемента И 12 тактовой частоты. Так, например, импульсы с весом -4 снимаемые с первого разр да делител 7 подаютс на вторые входы тех элементов И II, первые входы которых соеS динены с выходами 10 элементов ИЛИ 9 с весами четыре по каждой тетраде и т. д. Элементы И 11 второй группы преобразуют весовое значение каждого разр да двоично-дес тичного кода в соответствующее значение унитарного (число-импульсного) кода . Выходы элементов И 11 соединены со входами элементов ИЛИ 13 второй группы по каждой тетраде. Элементы ИЛИ 13 собирак т импульсы унитарного кода аждого разр да двоично-дес тичного кода, а также

5 импульсы переноса предыдущего декадного счетчика 14, поступающих с линии задержки 15 в полный унитарный код соответствующей тетрады и подают их на счетные входы соответствующих декадных счетчиков 14 (единиц I, дес тков И, сотен 1П, тыс ч IV,

дес тков тыс ч V). Св зь между декадными счетчиками осуществл етс через элементы задержки 15 переноса, которые предотвращают совпадени счетных импульсов с сигналами переноса. Кажда из декад

5 двоично-дес тичного счетчика считает последовательно , тем самым осуществл па-, раллельно-последовательный режим счета.

Так как максимальное число импульсов унитарного кода тетрады должно соответствовать старшей значащей цифре двоичнодес тичного кода, т. е. дев ти, то необходим делитель 7 тактовых импульсов с коэффициентом делений дес ть. Делитель 7 совместно с элементом И 12 вырабатывает импульсы с весом -8-4-2-1, которые поступают на вторые входы элементов И И. Дл выделени импульсов с весом -8 на первый вход элемента И 12 поступают со входа преобразовател 16 тактовые импульсы «ТИ)% которые одновременно поступают и на установочный вход третьего разр да делител 7, причем второй вход элемента И 12 соединен с выходом третьего разр да делител 7.

Преобразование двоичного кода в двоично-дес тичный заканчиваетс после опроса всех разр дов регистра 1 двоичного кода. Таким образом, устройство преобразовани кодов с элементами И разр дов сдвигового регистра и опроса регистра двоичного кода первой группы, элементами ИЛИ первой группы перевода весового значени

каждого разр да двоичного кода в эквивалентный двоично-дес тичный код, с последующим преобразованием элементами И второй группы и элементами ИЛИ второй группы в унитарный код позвол ет отказатьс по сравнению с прототипЬм от применени запоминающих устройств выполненных на дополнительных регистрах сдвига, управл емых электронных ключей, собирательных схем разрещени формировани дес тичного разр да, собирательных схем перевода весовых значений каждого разр да двоичного кода в соответствующее весовое значение дес тичного разр да, что упрощает устройство , а также позвол ет снизить число корпусов типовых цифровых элементов примен емых дл преобразовани по каждой тетраде двоично-дес тичного кода в несколько раз, а это приводит к уменьщению габаритов устройства, повыщению надежности его работы.

Claims

Формула изобретени

Устройство дл преобразовани двоичного кода в двоично-дес тичный, содержащее регистр двоичного кода, сдвиговый регистр опроса, делитель тактовой частоты, двоичнодес тичный счетчик, aj eMeHTbt задержки и первую группу элементов ИЛИ, отличающеес тем, что, с целью упрощени устройства.

в него введены элемент И, перва и втора группы элементов И,-втора группа элементов ИЛИ, причем первые входы элементов И первой группы соединены с разр дными

выходами регистра двоичного кода, вторые- с соответствующими выходами сдвигового регистра опроса, а разр дные выходы - со входами элементов ИЛИ первой группы, выходы которых соединены с первыми входами элементов И второй группы, вторые входы которых подключены к соответствующим разр дным выходам делител тактовой частоты, а выходы - ко входам элементов ИЛИ второй группы, выходы которых соединены со счетными входами соответствующих декад двоично-дес тичного счетчика, а выходы каждой декады двоично-дес тичного счетчика через элемент задержки подключены ко входам элементов ИЛИ второй группы , первый вход элемента И соединен со входом тактовых импульсов, второй - с

выходом третьего разр да делител тактовой частоты, а выход - с соответствующими входами элементов И второй группы и со входом делител тактовой частоты.

5 Источники информации, прин тые во внимание при экспертизе

1,Авторское свидетельство СССР № 393739, кл. G 06 F 5/02, 1971.
2.Авторское свидетельство СССР № 432486, кл. G 06 F 5ДЮ, 1971.