SU742947A1 - Цифровой функциональный преобразователь - Google Patents

Description

Изобретение относится к вычислительной технике и может быть использовано для сопроизведения различных функций (например синусов j и косинусов) одного аргумента изменяющегося с высокой скоростью.

Известен цифровой функциональный преобразователь, имеющий в своем составе оперативные или постоянные запоминающие устройства. Так,самыми быстродействующими из них являются специализированные устройства, выполненные на основе постоянных запоминающих устройств (ЗУ) или устройств ._ типа дешифратора-шифратора,выполнен- ^э ные на логических комбинационных элементах ИНаиболее близким к предлагаемому является цифровой функциональный пре-_образователь, содержащий регистр старших разрядов, регистр младших разрядов, блок памяти, блок умножения и выходной сумматор, первая группа входов которого соединена с первой 25 группой выходов блока памяти, вторая группа входов — с выходами блока умножения. Запоминающий блок иэвестного устройства содержит дешифратор, блок памяти значений функции в узлрт вых точках участков аппроксимации, блок памяти угловых коэффициентов участков аппроксимации, два блока логических элементов И и две группы логических элементов ИЛИ, с первой из которых снимается код значения функции в узловой точке j-ro участка аппроксимации, а со второй — код углового коэффициента j-ro участка аппроксимации. Причем номер j-ro участка аппроксимации определяется выражением

и может принимать значения из ряда

0,1,2.....С2^И*-**-1) гдеП*-к_х— разрядность регистра старших разрядов;

разрядность регистра младших разрядов

Х^ и2¹' — соответственно разрядный и весовой коэффициенты л-го разряда регистра младших разрядов.

Следовательно, емкость ЗУ генера тора составляет где — разрядность воспроизводимой генератором функции, kv ~ разрядность углового коэффициента, вырабатываемого на выходах второй группы ЗУ. Работа генератора (преобразователя) основана на принципах кусочнолинейной аппроксимации, при этом он обладает быстродействием, близким к быстродействию устройств, выполненных на основе ЗУ или логических устройств тица дешифратора-шифторатора и простоту и точность устройств, построенных по методу кусочно-линейной аппроксимации [2] .

Однако, так как при построении устройства узловые точки выбраны

Начале .участков аппроксимации,число которых определяется точностью воспроизведения функции, то ЗУ генератора имеет значительную Вызывает определенные емкость, что трудности при этого генерапостроении на основе тора устройства для воспроизведения многоразрядной функции.

Цель изобретения _ упрощение устройства.

Поставленная цель достигается тем, что устройство содержит коммутатор, сумматор адреса и корректирующий сумматор, входы которого соединены со втброй и третьей группами выходов блока памяти, выходы корректирующего сумматора подключены ко входам первой группы блока умножения, вторая группа входов которого через коммутатор соединена с выходами регистра младших разрядов., управляющий вход i коммутатора соединен с управляющими входами корректирующего сумматора, блока умножения, со входом младшего разряда первой группы входов сумматора адрес и с выходом младшего разряда регистра старших разрядов, причем остальные входы первой группы· входов сумматора адреса соединены с управляющей шиной устройства, входы второй группы сумматора адреса подключены к выходам регистра старших разрядов, а выходы сумматора адреса соединены со входами блока памяти .

На чертеже приведена схема цифрового функционального преобразователя .'

Схема содержит регистр 1 старших разрядов и регистр 2 младших разрядов, коммутатор 3, подключенный к прямым и инверсным выходам регистра 2, юумматор 4 адреса, входы первой группы которого подключены к выходам старших разрядов регистра 1, выход младшего разряда которого соединен со входом младшего разряда первой группы входов сумматора адреса 4, входа остальных разрядов второй группы которого подключены к шине логического нуля блочка 5 памяти,имеющего три группы выходов и группы адресных входов, подключенных к выходу переполнения и к выходам суммы сумматора 4 адреса , корректирующий сумматор 6, у которого входы первой и второй группы с соответственно соединены с выходами второй и с выходами третьей групп блока 5, блок 7 умножения, выходной сумматор 8.

Регистр старших разрядов определяет старшие разряда — й-разрядно* го кода аргумента (V^^ п), которые определяют j-тый участок, на котором аппроксимируется функция Регистр младших разрядов определяет те младшие разряды аргумента, по которым производится аппроксимация функции на j-том участке. Сумматор 4 адреса представляет собой (Иц.-'ку. - 4 ) -разрядный параллельный комбинационный сумматор.

Адрес сумматором 4 адреса определяется (и*-К-разрядным кодом,старший разряд которого снимается с выхода переполнения сумматора 4. Блок памяти универсального пре25 образователя может быть выполнен на основе оперативного ЗУ или постоянного ЗУ с электрической перезаписью информации, а блок памяти специализированного преобразователя может быть выполнен, например по схеме дешифратора-шифратора на комбинационных логических элементах. Дешифратор такого блока имеет ( входов и (2^*'^*''+ 4) выходов и управ-» ляет работой шифратора таким образом, что на выходах первой группы блока па30 мяти вырабатывается -разрядный код функции М Нрв узловой точке середины j-ro участка аппроксимации; на выходах второй группы блока памяти 40 вырабатывается к разрядный код уг- ’ лового коэффициента к представляюющий собой приращение функции на правой (левой) половине j-ro участка аппроксимации; на выходах третьей 45 группы блока памяти вырабатывается k'j разрядный код kj поправки углового”’коэффициента, представляющий собой разность приращений функции на полуучастках j-ro участка аппрок50 симации.

Следовательно, емкость блока памяти предлагаемого устройства составляет

С 2 - [(Π^Κ,+4^ ) г⁰¹*’⁴* 4 } д-цт.

так как Ц в несколько раз меньше , то емкость блока памяти предложенного преобразователя примерно в два раза меньше емкости блока памяти прототипа.

Работа преобразователя основана на принципах кусочно-линейной аппроксимации, при этом преобразователь по И^-разрядному коду аргумента х, изменяющемуся., например от х=0 [цо х=х вырабатывает -разряд5 ный код функции . Для этого отрезок области определения функции •Ш) οτΧ=-Χη,_α<2’ ^{х +} до х = ^{= χ}ν«αχΙύ 2'^Пх разбит на 2** *· +1 равных участков аппроксимации, вели чина каждого из которых равна ** * ^{+ 1} · Причем узловая точка выбрана в середйне каждого j-ro участка арпроксимации, а код номера j-ro участка определяется по коду ¹ регистра 1 сумматором 4 адреса. Поэтому с регистра 1 управляющая -разрядная часть кода аргу мента х поступает на сумматор адреса 4 таким образом, что на его выхо дах, подключенных к адресным входам блока памяти, вырабатываетсяΚχ) разрядный код номера j-ro участка аппроксимации, который связан с кодом регистра 1 и выходным кодом сумматора адреса 4 следующим соотношением где _Ο ¹*Ή 'Ч i-.ru-v* \2. — * ^ч. л-г ^{5 Х}1

2°

2¹’^{1 Χ}ί

.. - ⁴ = 23 сц 2.

-i-1

- номер участка аппроксимации, принимающий значения из ряда 0,1,2... . ;

- соответственно разрядный и весовой коэффициенты младшего разряда регистра 1;

- соответственно разрядный и весовой коэффициенты i-ro разряд^ ('i>/2') регистра 1^!, ' — соответственно разрядный и весовой коэффициенты -i-ro раэряда кода на выходах сумматора адреса 4.

По коду j блока памяти вырабатывает на первой группе выходов разрядный код функции в середине участка аппроксимации, Причем (j1 ), где — величина половины участка аппроксимации ;

На второй группе выходы -разрядный код kj углового коэффициента j-ro участка аппроксимации,причем

На третьей группе выходов к^разрядный код ki· поправки углового коэффициента, причем

С выходов первой группы блока 5-U (Хр поступает на входы выходного сумматора 8, а с выходов второй. И .третьей группы блока 5 коды к?- и к! поступают соответственно на вхо ды сумматора 6 коррекции, выходы которого соединены со входами блока 7 умножения, на входы второго сомножителя с выходом регистра 2 поступает через коммутатор кодов 3 прямой (при Х₄ « О или инверсный (при х₄ =1) к_к -разрядный код аппроксимирующий части кода аргумента х. При этом выход х₄ младшего разряда регистра 1 поступает на управляющие входы коммутатора кодов 3 и корректирующего сумматора 6 и вход блока 7 умножения, выходы которого подключены ко входам выходного сумматора 8.

Поэтому на выходах преобразователя (выходного сумматора 8) вырабатывает•³ ся -разрядный код функции М (х), определяемой выражением (х р X Л.Х-Х, (К j + tfp ( £х.+2-^Чх ), где < Δ.Χ и ах — числа и между ну20 лем и единицей, первое из которых определяется прямым, а второе — инверсным кодом датчика 25 2, т. е.

ϊ*Κχ А V bUПхД \£х--1-ах2’^к* 1-1 где х^ и 2 — соответственно раз30 рядный и весовой коэффициенты 1 -го разряда кода реги-1<х ^{стра 2}/ — элемент коррекции блока 7 умножения, обусловленный тем, что число ах представлено на выходах коммутатора кодов 3 40 с методической погрешностью 2~^х*. Следовательно, предлагаемый преобразователь работает как комбинационная логическая схема, выходные .. логические сигналы которой определяются логическими сигналами регистров 1 и 2, а скорость воспроизведения функции определяется элементной базой, на которой он выполнен. Положительный эффект иэобрете^зр ния заключается в том, что величина емкости блока памяти предложенного устройства примерно в два раза меньше емкости блока памяти известного. Поэтому применение изобретения для построения цифрового быстродействующего многоразрядного преобразователя позволяет сократить объем его оборудования, а также уменьшает время его подготовки для воспроиз60 ведения другой функции.

Claims (2)

1.Авторское свидетр.льство СССР № 506014, кл. G06 1 1/02, 1976.

2.Авторское свидетельство СССР 504195, кл. G06 F 1/02, 13.04.76 (прототип).

Под Уti)