SU711567A1

SU711567A1 - Arrangement for comparing binary numbers

Info

Publication number: SU711567A1
Application number: SU772490415A
Authority: SU
Inventors: Юрий Анатольевич Комлев; Вячеслав Николаевич Федоров; Валерий Иванович Бережко; Илья Давыдович Черномордик
Original assignee: Предприятие П/Я Г-4149
Priority date: 1977-06-01
Filing date: 1977-06-01
Publication date: 1980-01-25

Description

Изобретение относится к области^автоматики и вычислительной техники и может быть использовано в устройствах сравнения двоичных кодов в за- _£данном интервале погрешностей, устройствах синхронизации и для вычис- ления автокорреляционной и кроскорреляционной функций .двоичных кодов.The invention relates to the field^ automation and computer technology and can be used in devices for comparing binary codes in_£given error interval, synchronization devices and for calculating the autocorrelation and cross-correlation functions of binary codes.

Известно устройство сравнения двоичных чисел,.содержащее регистры, ‘ элементы И,’ИЛИ, счетчики, сумматоры [J] .A device for comparing binary numbers. Containing registers, ‘elements AND,’ OR, counters, adders [J].

Недостатком этого устройства является его сложность.The disadvantage of this device is its complexity.

Наиболее близким техническим реше-« нием к данному является устройство для сравнения двоичных чисел, содержащее η сумматоров по модулю два, причем входа i-ro. сумматора по модулю рва, где i = 1, 2,...,η, соедине- 2 ны с i-ыми разрядами сравниваемых чисел, |Ш узлов частичного сравнения, где m - (log^nj причем каждый j-й узел частичного сравнения, где j = 1, _The closest technical solution to this is a device for comparing binary numbers, containing η adders modulo two, with i-ro inputs. the adder modulo a ditch, where i = 1, 2, ..., η, are connected 2 with the i-th digits of the numbers to be compared, | узлов partial comparison nodes, where m - (log ^ nj and each j-th partial comparisons, where j = 1, _

2,...,m содержит j ярусов, а каждый ²К-й ярус, где К - 1, 2,,.. j , состоит из К сумматоров. Кроме того, известное устройство содержит двоичные счетчики, регистры. Устройство обес- . лечивает сравнение в параллельном .- коде, одновременно по всем разрядам, а подсчет числа несовпадающих'разрядов за время цикла сравнения осуществляется последовательно и на выходе устройства формируются сигналы, харакрактеризующие абсолютную величину разности сравниваемых кодов [2].2, ..., m contains j tiers, and each ² K-tier, where K - 1, 2 ,, .. j, consists of K adders. In addition, the known device contains binary counters, registers. The device is sec. treats the comparison in a parallel.-code, simultaneously for all digits, and the number of mismatching discharges during the comparison cycle is calculated sequentially and signals are generated at the device output that characterize the absolute value of the difference of the compared codes [2].

Недостатком известного устройства является низкое быстродействие, ограниченное временем цикла сравнения и отсутствие на выходе двоичного кода числа несовпадений.A disadvantage of the known device is the low speed, limited by the time of the comparison cycle and the absence of the number of mismatches at the binary output.

Целью изобретения является расширение функциональных возможностей путем определения числа несовпадающих разрядов в сравниваемых числах и повышения быстродействия.The aim of the invention is to expand the functionality by determining the number of mismatched digits in the compared numbers and improve performance.

Это достигается тем, что в устройстве выходы каждого i-ro и (i + 1)-го сумматоров по модулю два, где i = 1,This is achieved by the fact that in the device the outputs of each i-ro and (i + 1) -th adders are modulo two, where i = 1,

3,...(п-1), соединены со входами j-ГО сумматора, где J - 1, 2,.*..JL, первого яруса первого узла частичного сравнения соответственно, выходы суммы i-ro и (1 + 1)-го сумматоров, где i = 1, 3,...,(К-1) К-го яруса, где К - 2, 3,...j, j-го узла частичного сравнения подключены ко входам3, ... (p-1), connected to the inputs of the j-th adder, where J - 1, 2,. * .. JL, the first tier of the first partial comparison node, respectively, the outputs of the sum i-ro and (1 + 1 ) of the adders, where i = 1, 3, ..., (K-1) of the K-tier, where K - 2, 3, ... j, of the j-th partial comparison node are connected to the inputs

Р-го сумматора, где Р - 1, 2,...1-, (j-l)-ro яруса того же узла частичного сравнения соответственно, выход переносов i-ro сумматора, где i = = 1, 2,,..,К, К-го яруса, где К = 2, 3,...(/-1), j -го узла частичного срав- $ нения, где J - 2, 3,...,ш, соединен со входом., переноса i-ro сумматора, где i = 1, 2,...,К, К-го яруса (/-1)-го узла частичного сравнения,, выходы переносов i-го и (i + 1)-го сумматоров, где i = 1, 3,...(к-1), /-го яруса j-го узла частичного сравнения, где /- 1, 2,...К, подключены ко вхо-. дам Р-го сумматора,, где Р - 1, 2,...·^,.R-adder, where R - 1, 2, ... 1-, (jl) -ro tiers of the same partial comparison node, respectively, the carry output of the i-ro adder, where i = 1, 2, .., K, Kth tier, where K = 2, 3, ... (/ - 1), the jth node of the partial comparison, where J - 2, 3, ..., w, is connected to the input. , transfers of the i-ro adder, where i = 1, 2, ..., K, the K-th tier of the (/ -1) -th node of partial comparison, the outputs of the transfers of the i-th and (i + 1) -th adders , where i = 1, 3, ... (k-1), the / -th tier of the j-th partial comparison node, where / - 1, 2, ... K, are connected to the input. I will give the Pth adder, where P - 1, 2, ... · ^ ,.

V 2 (j-l)-ro яруса (J-1) -го узла частично-15 го сравнения, выходы сумматоров первого яруса всех узлов частичного сравне-лV 2 (j-l) -ro tiers of the (J-1) -th node of the partially-15th comparison, the outputs of the adders of the first tier of all nodes of the partial comparison

3g из (К-1) яруса образует схему проверки .на четность двойных несовпадений. На выходе ее Формируется второй разряд двоичного кода числа несовпадений.3g from the (K-1) tier forms a verification scheme. For the parity of double mismatches. At its output, a second bit of binary code of the number of mismatches is formed.

FF

СFROM

2П-1 ,2P-1,

I где С.,· — значение кода на выходе переноса i-ro полного сумматора первого узла частичного сравнения. F ₂ = 1, когда число двойных несовпадений нечетно, т. е. число 1 в коде с выходов сумматоров по модулю два равно ния соединены с выходными шинами уст- ройства.I where S., · is the code value at the i-ro transfer output of the full adder of the first partial comparison node. F ₂ = 1, when the number of double mismatches is odd, that is, the number 1 in the code from the outputs of the adders modulo two equations are connected to the output buses of the device.

Функциональная схема устройства изображена на чертеже.Functional diagram of the device shown in the drawing.

Устройство содержит сумматоры 1 по модулю два, сумматоры 2, схемы частичного сравнения 3^, 3^, . . . З_к.The device contains adders 1 modulo two, adders 2, partial comparison schemes 3 ^, 3 ^,. . . Z _to .

Устройство работает следующим образом.The device operates as follows.

Сравниваемые разряды , Х_г,... Х_п и У,,, У^.-.Уц параллельных кодов поступают на входы сумматоров 1 по модулю два, на выходе каждого из которых формируется логический 0, < ли сравниваемые разряды одинаковы Х^ = У^' и логическая 1, если X_q· = ' Полученные на выходе сумматоров 1 : модулю два код числа соответствует числу несовпадающих разрядов сравниваемых кодов. Подсчет числа несовпа-.Compared discharges, X _g, X ... Y _n and Y ,,, ^ .-. Uz parallel codes applied to the inputs of adders 1 modulo two, the output of each of which is formed by a logic 0, <whether the compared bits are equal X = Y ^ 'and logical 1, if X _q · =' Received at the output of adders 1: to module two, the code of the number corresponds to the number of mismatched digits of the compared codes. Counting the number of mismatches.

. дёний осуществляется параллельным способом. Для этого код из η разрядов с выходов сумматоров 1 по модулю два поступает на.сумматоры 2, собранные в многоступенчатые схемы частичного сравнения из К ярусов. Число разрядов сравниваемых кодов η и число ярусов в схеме частичного,сравнения к .[К] На нения двоичного кода числа несовпадения' F₄ = (Х^ + У₂) + (Х₂ + У₂) + ... (х_п+ + ) и F = .1, если число' 1 в коде с выходов сумматоров 1 по модулю два нечетно. Одновременно на выходе переноса каждого сумматора 2 появляется 1 , если на его разрядные входы поступают единицы. (Х^ + У^) = (Х(₄_^ + + ) = 1. Для формирования второго разряда кода числа несовпадений служит схема частичного сравнения 3g, имеющая .(К—1) ярус. На входы переноса полных сумматоров, образующих эту схему частичного сравнения, поступают сигналы с выходов переноса сумматоров 2 схемы частичного сравнений 3,f . Схемы частичного сравнения · 65 есУ·.. The day is carried out in a parallel way. For this, a code of η discharges from the outputs of adders 1 modulo two enters the adders 2, assembled into multi-stage partial comparison schemes from K tiers. The number of digits of the compared codes η and the number of tiers in the partial scheme, comparing to. [K] Nation of the binary code of the mismatch number 'F ₄ = (X ^ + Y ₂ ) + (X ₂ + Y ₂ ) + ... (x _n + +) and F = .1 if the number '1 in the code from the outputs of adders 1 modulo two is odd. At the same time, at the transfer output of each adder 2, 1 appears if one arrives at its bit inputs. (X ^ + Y ^) = (X ( ₄ _ ^ + +) = 1. To form the second bit of the code of the number of mismatches, a partial comparison scheme 3g is used, which has a (K – 1) tier. To the transfer inputs of the total adders forming this partial comparison circuit, signals from the outputs of the adder transfer 2 circuits of partial comparisons 3, f. Partial comparison circuits · 65 ecU ·.

по связаны так, что η ί 2^К, где наименьшее целое число» выходе схемы частичного срав3^ формируется первый разрядare connected in such a way that η ί 2 ^K , where the smallest integer "the first bit of the

2,6,10,14...2(2ш-1) , где щ = 1,2, 3, ... Я-.2,6,10,14 ... 2 (2sh-1), where u = 1,2, 3, ...

Аналогично построены все схемы частичного сравнения, причем каждая схема представляет собой пирамидальный сумматор по модулю два, постро-енный на выходах переносов из сумматоров предыдущей схемы сравнения. Таким образом, на выходе схемы частичного сравнения, состоящей из (К- i + 1) ступеней, формируется разряд F^- двоичного кода числа несовпадений, где 1 = 1, 2,...К. F2.1, когда число несовпадений по 2''¹ (2т-1) .All partial comparison schemes are constructed in a similar way, and each scheme is a pyramidal adder modulo two, built at the outputs of transfers from the adders of the previous comparison scheme. Thus, at the output of the partial comparison circuit, consisting of (K-i + 1) steps, a bit F ^ is formed - a binary code of the number of mismatches, where 1 = 1, 2, ... K. F2.1, when the number of mismatches is 2 '' ¹ (2t-1).

Claims

1. USSR author's certificate

362294, cl. G 06 F 7/04, 12.03.58.

2. USSR author's certificate, No. 458823, cl. G About F 7/04, 07.22.72 (prototype).

o V.M f "