Claims (2)
30 из п итераций П . Недостатком этого устройства в л етсл ограниченный класс вычисл емых функций, а также посто нное чис ло итераций дл всех значений аргумента , что понижает быстродействие устройства. Цель изобретени - расширение класса решаемых задач за счет допол нительного вычислени куба аргумента кубического корн из аргумента и его квадрата и повышение быстродействи . Поставленна цель достигаетс тем что в известное устройство дополнительно введены три сумматора-вычита тел , четвертый регистр и второй бло сдвига, выход которого соединен с первым входом п того сумматора-вы читател , второй вход которого cos динен с третьим выходом блока пам ти , второй выход первого блока сдви га соединен с первым входом шестого сумматора-вычитател , второй вход которого подключен к выходу п того :сумматора-вычитател , первый выход четвертого регистра соединен с первым входом седьмого сумматора-вычитател , второй вход которого соединен с выходом шестого сумматора-вычитател , выход седьмого сумматоравычитател соединен с входом четвер того регистра, второй виход которого соединен с третьим информационным входом блока анализа, первый вы ход которого соединен с управл ющим входом шестого сумматора-вычитател управл ющий вход седьмого сумматора вычитател соединен с третьим выходом блока анализа, четвертый выход которого соединен с входом бло1ка синхронизации, первый и второй выходы которого соединены с управл ющими входами четвертого регистра и второго блока сдвига, вход которого соединен с третьим выходом третьего регистра, блок анализа содержит три схемы сравнени , четыре элемента ИЛИ и три триггера, управл ющие входы блока анализа соединены с первыми входами соответствующих схем сравнени , вторые входы которых подключены к соответствующи информационны входам блока анализа первые выходы схем сравнени соединены с входами первого элемента ИЛИ вторые выходы схем сравнени соеди .йены с входами второго элемента ИЛИ третьи выходы схем сравнени соединены с входами третьего элемента ИЛ выходы первого и второго элементов ИЛИ соединены с входами установки первого триггера, первый и третий управл ющие входы блока анализа сое динены со уходами четвертого элемен та ИЛИ, выход которого соединен с первым входом второго триггера,, второй вход которого соединен со вт рым управл ющим входом блока анаиза , первый и третий управл ющие ходы которого соединены с первым вторым входами третьего триггера, ыходы первого, второго, третьего риггеров и третьего элемента ИЛИ вл ютс соответственно первым,втоым , третьим и четвертым выходами лока анализа. На фиг. 1 представлена блок-схеа устройства; на фиг. 2 - блок-схеа блока анализа. Устройство содержит сумматорывычитатели 1-7, регистры 8-11,блоки сдвига 12-13, блок 14 пам ти, блок 15 анализа, блок 16 управлени , вхоы 17-24 устройства и выходы 25-27 устройства. Блок анализа содержит схемы 28-30 сравнени , элемента 3134 ИЛИ, триггеры 35-37, входы 38-40. выходы 41-44. Вычисление квадрата и куба аргумента X осуществл € тс следующим об разом. Процесс вычислени основан на одновременном решении в итерационном процессе системы ргазностных рекуррентных соотношений i.. ° r -lnPwlj/O . Г-5Ч з--и„,,, K-., V- V-V r3- Первоначально все регистры устанавливаютс в нулевое состо ние. По входу 22 подаетс сигнал, определ ющий вычисление функций х и х, который обеспечивает определение оператора q. , от значени в регистре 8. На регистр 8 подаетс значение кода аргумента х. С входа 21 подаетс стартовый импульс и устройство начинает работать. Цикл вычислени состоит из итераций , кажда из которых выполн етс последовательно. Причем все рекурр;-н тные соотношени алгоритма вычисл ютс параллельно. Выражение z,- вычисл етс в сумматоре-вычитателе 1. Логическое значение дл оператора qопредел етс в блоке анализа 15, где по сигналу с входа 22 формируютс и выд:5аютс на сумматоры-вычитатели 4 и 7 сигналы, определ ющие режим сложени . Значение xj вычисл етс в сумматоре-вычита,теле 2. Значение YJ вычисл етс в сумматорах-вычитател х 3-4.. Значени xj 2 2 и XJ .3 2 формируютс в блоке сдвига , Значение YjJ-l формируетс в блоке сдвига 13. Значение U ., вычисл етс в суьадаторах-вычитател х 5-7. В любой J-ой итерации выдаетс из блока управлеМ 16 на входы блоков сдвига 12-13 импульс сдвига который сдвигает предыдущее содержа ние на соответствующее число разр дов . Затем на входы регистров 8-11 блоков сдвига 12-13 и блок пам ти 1 выдаютс тактовые импульсы дл продвижени их содержаний на сумматоры вычитатели 1-7. Режим их работы определ етс значением оператора q.. При q- + 1 в сумматоре-вычитателе 1 выполн етс вычитание, а в сум маторах-вычитател х 2-7 выполн етс сложение, причем аg + 1. Пpиq.режим работы сумматоров-вычитателей 1, 2, 3 и б мен етс на обратный,В конце каждой итерации производитс определение очередной цифры операто ра qj , а также проверка услови Zj 0. В последнем случае на блок управлени выдаетс сигнал останова и устройство прекращает работу. При этом в регистре 10 (на выходе 26) находитс значение х , а в регистре 11 (на выходе 27) находитс значение X . В случае, когда сигнал оста нова с блока анализа 15 не поступает , этот сигнал вырабатываетс в блоке управлени 16 при выполнении п итераций. Дл большинства значени аргумента х требуемое количество ит раций меньше значени п. Вычисление квадратного корн из аргумента осуществл етс следующим образом и основано на одновременном решении в итерационном процессе системы разностных рекурректных соотно шений V JH- i Hj-l x.VJ. o- d.,-- r j j- - -l - n-0 . f + i,)J i J Ijl при ,1,4,..,. Первоначально все регистры устанавливаютс в нулевое состо ние.По I входу 23 подаетс сигнал, определ ю щий вычисление функции Ух, который обеспечивает определение оператора q, от значени в регистре 10. На регистр 10 подаетс значение кода аргумента х. С входа 21 подаетс стартовый импульс и процесс вычисле ни начинаетс . Цикл вычислени про текает совершенно аналогично описанному , за исключением того, что по сигналу с входа 23 на сумматорвычитатель 4 выдаетс сигнал, определ ющий вычитание, а сумматоры-вычитатели 1 и,5-7 в. процессе вычислени не принимают участи . После выполнени п итераций или равенстве Y О блок управлени 16 перестает выдавать тактовые импульсы и процесс вычислени закончен. В регистре 9 (на выходе 25) находитс значение функции fj(. Вычисление кубического корн из аргумента и его квадрата осутдествл ес .следующим образом и основано на одновременном решении в итерационном процессе систег й разностных рекуррентных соотношений VO . . ., . iJh-o .u.P i°L- РИ ,1,l,..,ft Первоначально все регистры устанавливаютс в нулевое состо ние. По входу 24 подаетс сигнал, определ ющий вычисление функций7 , который обеспечивает определение оператора с. от значени в регистре 11, На регистр 11 подаетс значение кода аргумента , С выхода 21 подаетс стартовый импульс и процесс вычислени начинаетс . Цикл вычислени протекает совершенно аналогично вычислению jc и X , за исключением , того, что по сигналу с выхода 24 на cyм 5aтop-вычитaтeль 7 выдаетс сигнал определ ющий вьтчитание, а сумматор-вычитатель 1 не принимает участи в процессе вычислени . После выполнени п итераций или при равенстве U,j О блок управлени 16 перес- тает выдавать тактовые импульсы и процесс вычислени закончен. В регистре 9 (на выходе 25) находитс значение функции , а в регистре 10 (на выходе 26) находитс значение, функции CL . Врем вычислени любых из указанных функций в тактах равно Т niax г (п + т + 2} , Точность вычислени определ етс длиной разр дной сетки устройства и всегда меньше единицы последнего разр да п. По сравнению с устройством по основному авт, св. № 553-612, дополнительное изобретение позвол ет расширить функциональные зозможности путем расширени класса вычисл емых функций, Расширение функциональных возможностей достигаетс путем минимальных дополнительных аппаратурных затрат, поскольку добавлены только три одноразр дные сумматоры-выч-итатели , блок сдвига (включающий регистр сдвига) и регистр. Использование совместно с устройством, по основному авт, св. № 553612 других известных устройств дл вычислени указанных, функций экономически {по стоимости и аппаратурным затратам) и технически (по быстродействию) нецелесообраз но. Основным достоинством данного устройства вл етс также отсутствне перестройки структуры операционной части устройства в процессе работы при переходе от вычислени одних функций к другим, т.е. устройство характеризуетс унифицированной структурой. Дополнительные аппаратурные затра ты не требуют новых схемных решений по сравнению с основным изобретением . Все схемотехнические решени устройства вл ютс стандартными в ,цифровой вычислительной технике и выпускаютс промышленностью в интегральном исполнении. Данное устройство может быть изготовлено в виде одной БИС. Формула изобретени 1. Устройство дл вычислени элементарных функций по авт. св. №553612, отличающеес тем, что, с целью расширени клас са решаемых задач за счет дополнительного вычислени куба аргу MeHlra, кубического корн из аргумен та и его квадрата, в него введены три сумматора-вычитател ,четвертый регистр и второй блок сдвига, выход которого соединен с первым входом п того сумматора-вычитател , второй вход которого соединен с третьим выходом блока пам ти, второй выход первого блока сдвига соединен с пер вым входом шестого сумматора-вычита тел , второй вход которого подключе к выходу п того сумматора-вычитател первый выход четвертого регистра со динен с первым входом седьмого сумматора-вычитател , второй вход кото рого соединен с выходом шестого сум матора-вычитател , выход седьмого сумматора-вычитател соединен с вхо дом четвертого регистра, второй выход которого соединен с третьим информационным входом блока анализа, первый выход которого соединен с управл ющим входом шестого сумматора-вычитател , управл ющий вход седьмого сумматора-вычитател соединен с третьим выходом блока анализа , четвертый выход которого соединен с входом блока синхронизации,; первый и второй выходы которого coejдинены с управл ющими входами четвертого регистра и второго блока сдвига , вход которого соединен с третьим выходом третьего регистра. 30 out of n iterations The disadvantage of this device is that there is a limited class of computed functions, as well as a constant number of iterations for all values of the argument, which reduces the speed of the device. The purpose of the invention is to expand the class of problems to be solved by additionally calculating the cube of the argument of the cubic root of the argument and its square and increasing speed. The goal is achieved by the fact that three adders-subtracting bodies, a fourth register and a second shift block, the output of which is connected to the first input of the fifth adder-reader, the second input of which cos is connected to the third output of the memory block, the second output the first block of hectare is connected to the first input of the sixth adder-subtractor, the second input of which is connected to the output of the fifth: adder-subtractor, the first output of the fourth register is connected to the first input of the seventh adder-subtractor, the second input D which is connected to the output of the sixth totalizer subtractor, the output of the seventh totalizer is connected to the input of the fourth register, the second input of which is connected to the third information input of the analysis unit, the first output of which is connected to the control input of the sixth totalizer subtractor of the control input of the seventh totalizer of the subtractor connected to the third output of the analysis unit, the fourth output of which is connected to the input of the synchronization unit, the first and second outputs of which are connected to the control inputs of the fourth register and the second shift block, whose input is connected to the third output of the third register, the analysis block contains three comparison circuits, four OR elements and three flip-flops, the control inputs of the analysis block are connected to the first inputs of the corresponding comparison circuits, the second inputs of which are connected to the corresponding information inputs of the block analysis, the first outputs of the comparison circuits are connected to the inputs of the first element OR the second outputs of the comparison circuits connect to the inputs of the second element OR the third outputs of the comparison circuits are connected to the inputs third its element IL the outputs of the first and second elements OR are connected to the installation inputs of the first trigger, the first and third control inputs of the analysis block are connected to the outputs of the fourth OR element, the output of which is connected to the first input of the second trigger, the second input is connected to the second The control input of the analog block, the first and third control paths of which are connected to the first second inputs of the third flip-flop, the outputs of the first, second, third riggers and the third OR element are respectively the first, second, third and even twisted outputs of the Loka analysis. FIG. 1 shows a block diagram of the device; in fig. 2 - block diagram analysis block. The device contains summators 1-7, registers 8-11, shift blocks 12-13, memory block 14, analysis block 15, control block 16, device inputs 17-24 and device outputs 25-27. The analysis block contains comparison circuits 28-30, OR element 3134, triggers 35-37, inputs 38-40. exits 41-44. The calculation of the square and cube of the argument X is carried out as follows. The computation process is based on the simultaneous solution in the iterative process of the system of recursive relations i .. ° r -lnPwlj / O. Г-5Ч з - и „,,, K-., V-V-V r3- Initially all registers are set to the zero state. Input 22 provides a signal defining the calculation of the functions x and x, which provides the definition of the operator q. , from the value in register 8. Register 8 is supplied with the value of the argument code x. From input 21, a starting pulse is applied and the device starts to operate. The calculation cycle consists of iterations, each of which is performed sequentially. Moreover, all recurses; -nny correlations of the algorithm are calculated in parallel. The expression z, is calculated in adder-subtractor 1. The logical value for operator q is determined in analysis block 15, where the signal from input 22 generates and outputs: 5 to adders-subtractors 4 and 7, the signals defining the mode of addition. The value of xj is calculated in the adder-subtraction, body 2. The value of YJ is calculated in the adders-subtractors 3-4. The values of xj 2 2 and XJ. 3 2 are formed in the shift block. The value of YjJ-l is formed in the shift block 13. The value of U. Is calculated in subtractors 5-7. At any Jth iteration, a shift pulse is output from the control unit 16 to the inputs of shift blocks 12-13, which shifts the previous content by the corresponding number of bits. Then, at the inputs of registers 8-11, shift blocks 12-13 and memory block 1, clock pulses are issued to advance their contents to adders and subtractors 1-7. Their mode of operation is determined by the value of the q operator. With q- + 1, subtraction 1 is performed in subtraction 1, and addition is performed in the sum of matrices-subtractors 2-7, and ag + 1. 1, 2, 3 and b is reversed. At the end of each iteration, the next digit of the operator qj is determined, and the condition Zj 0 is checked. In the latter case, a stop signal is output to the control unit and the device stops operating. In this case, register 10 (output 26) contains the value x, and register 11 (output 27) contains the value X. In the event that the signal is not received from the analysis block 15, this signal is produced in the control unit 16 when performing n iterations. For the majority of the argument value x, the required number of iterations is less than the value of n. The calculation of the square root of the argument is as follows and is based on the simultaneous solution in the iterative process of the system of difference recurrent ratios V JH- i Hj-l x.VJ. o- d., - r j j - - - l - n-0. f + i,) J i J Ijl with, 1,4, ..,. Initially, all registers are set to the zero state. At I, input 23, a signal is applied that determines the calculation of the function Yx, which provides the definition of the operator q, from the value in register 10. Register 10 is supplied with the value of the argument code x. From input 21, a start pulse is applied and the calculation process begins. The calculation cycle proceeds in exactly the same way as described, except that the signal from input 23 to adder 4 reads a signal defining the subtraction, and adders-subtractors 1 and 5-7 c. the calculation process does not take part. After completing n iterations or the equality Y O, the control unit 16 ceases to generate clock pulses and the calculation process is completed. Register 9 (at output 25) contains the value of the function fj (. The calculation of the cubic root of the argument and its square is in the following way and is based on the simultaneous solution in an iterative process of the system of difference recurrence ratios VO...,. IJh-o. uP i ° L- PI, 1, l, .., ft Initially, all registers are set to the zero state. Input 24 provides a signal defining the calculation of functions 7, which provides the definition of the operator from the value in register 11, to register 11 the value of the argument code is given, from exit 21 under There is a start impulse and the calculation process begins. The calculation cycle proceeds quite similarly to the calculation of jc and X, except that the signal from output 24 to fifth 5op-subtractor 7 generates a defining signal, and adder-subtractor 1 does not participate in the calculation process. After completing n iterations or when U, j O is equal, the control unit 16 stops generating clock pulses and the calculation process is completed. In register 9 (at output 25) is the value of the function, and in register 10 (at output 26) is the value, function CL. The calculation time of any of the specified functions in clock cycles is T niax g (n + m + 2}, the accuracy of the calculation is determined by the length of the device’s discharge grid and is always less than the unit of the last bit of the item. Compared to the device according to the main auto, St. 553 -612, an additional invention allows to expand functional capabilities by expanding the class of computed functions. Expansion of functionality is achieved by minimal additional hardware costs, since only three one-bit totalizers are added. Spruce, shift block (including shift register) and register. Using the device, according to the main author, St. No. 553612, other known devices for calculating the indicated functions economically (by cost and hardware costs) and technically (by speed) is impractical. The main advantage of this device is also the absence of restructuring the structure of the operating part of the device during operation when switching from calculating some functions to others, i.e. The device is characterized by a unified structure. Additional hardware costs do not require new circuit solutions compared to the basic invention. All circuit solutions of the device are standard in digital computing and are manufactured by the industry in integrated form. This device can be made in the form of one LSI. Claim 1. Device for calculating the elementary functions of the author. St. No. 553612, characterized in that, in order to expand the class of solved problems due to the additional calculation of the cube of the MeHlra argument, the cubic root of the argument and its square, three totalizer subtractors are entered into it, the fourth register and the second shift block, the output of which is connected the first input of the fifth adder-subtractor, the second input of which is connected to the third output of the memory unit, the second output of the first shift unit is connected to the first input of the sixth adder-subtraction of the body, the second input of which is connected to the output of the fifth adder-subtractor first the output of the fourth register is connected to the first input of the seventh subtractor, the second input of which is connected to the output of the sixth sum of the subtracter, the output of the seventh totalizer-subtractor is connected to the input of the fourth register, the second output of which is connected to the third information input of the analysis unit, the first the output of which is connected to the control input of the sixth adder-subtractor, the control input of the seventh adder-subtractor is connected to the third output of the analysis unit, the fourth output of which is connected to the input of the synchronous unit izatsii; the first and second outputs of which are co-connected with the control inputs of the fourth register and the second shift unit, the input of which is connected to the third output of the third register.
2. Устройство по п. 1, о т л и ч а ю щ .е е с /тем, что блок анализа содержит три схемы сравнени , четыре элемента ИЛИ и три триггера, управл ющие входы блока анализа соединены с первыми входами соответствующих схем сравнени , вторые входы которых подключены к соответствующим информационным входам блока анализа , первые выходы схем сравнени соединены с входами первого элемента ИЛИ, вторые выходы схем сравнени соединены с входс1ми второго элемента ИЛИ, третьи выходы схем сравнени соединены с входами третьего элемента ИЛИ, выходы первого и второго элементов ИЛИ соединены с входами установки первого триггера, первый и третий управл ющие входы блока анализа соединены с входами четвертого элемента ИЛИ, выход котор&го соединен с первым входом второго триггера, второй вход которого соединен с втоpы 5 управл ющим входом блока анализа , первый и третий управл ющие входы которого соединены с первым и вторым входами третьего триггера, вь,ходы первого, второго, третьего триггеров и третьего элемента ИЛИ вл ютс соответственно первым, вторым и третьим и четвертым выходами блока анализа. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 553612, кл.С 06 F 7/38, 1975 (прототип) .2. The device according to claim 1, in which the analysis block contains three comparison circuits, four OR elements and three flip-flops, the control inputs of the analysis block are connected to the first inputs of the respective comparison circuits the second inputs of which are connected to the corresponding information inputs of the analysis unit, the first outputs of the comparison circuits are connected to the inputs of the first OR element, the second outputs of the comparison circuits are connected to the inputs of the second OR element, the third outputs of the comparison circuits are connected to the inputs of the third OR element, the outputs of the first and the second OR elements are connected to the installation inputs of the first trigger, the first and third control inputs of the analysis unit are connected to the inputs of the fourth OR element, the output of which is connected to the first input of the second trigger, the second input of which is connected to the second 5 control input of the analysis unit, The first and third control inputs of which are connected to the first and second inputs of the third flip-flop, and the first, second, third flip-flops and the third element OR are the first, second, and third and fourth outputs of the bl. eye analysis. Sources of information taken into account during the examination 1. USSR author's certificate No. 553612, C. 6 F 7/38, 1975 (prototype).
f 5 г2 f 5 r2