Claims (2)
Изобретение относитс к области циф ровых систем .передачи и автоматической обработки данных. Предполагаемое изобретение может быть использовано, в частности, при разработке цифровых теле метрических систем или цифровых систем св зи с использованием дл синхройиза- ции кодов большой длины. Известно устройство, позвол ющее получать значени автокоррел ционной функции в выполненное на дискретных элементах. Это устройство содержит блоки задани разр дного кода, триггерный регичтр разрадные схемы совпадени и несовпадени с лини ми задержки, счетчики числа совпадений или несовпадений разр дов принимаемой кодовой комбинации с заданной 1 . Такие коррел торы обладают ни ЁЖИМ быстродействием, обусловленным наличием линий задержки или необходимостью выполн ть за один такт принимаемой КОДОВОЙ комбинации некоторое число операций. . Известен также цифровой коррел тор, в котором формирование значени коррел ционной функции осуществл етс последовательно за п тактов принимаемой кодовой комбинации. По своей технической сущности д1анный коррел тор вл етс наиболее близким к изобретению. Он содержит в каждом канале элемент равнозначности, первый вход которого вл етс входом коррел тор, а второй подключен к выходу блока задани разр дного кода, и триггерный регистр, причем выход элемента равнозначности первого канала соединен с информационным входом первого разр да триггерного регистра, 2 Недостаткам прототипа вл етс необходимость выполнени элементами устройства двух операций за один такт принимаемой кодовой комбинации, а нмевно, добавление очередного результата сравнени к числу , накопленному в соответствующем счетчике и сдвига чисел из одного счетчика в другой. Это требует ot элементов устройства двойного быстродействи по отношению к тактовой частоте принимаемого сигнала. В насто щее врем известны системы передачи данных со скорост ми до нескольких дес тков и даже сотен Мбт/сек. При этом длительность кодовых элементов составл ет дес тки или . единицы н.с. В этих услови х от элементов коррел тора требуетс чре вычайно высокое быстродействие. Целью предлагаемого изобретени вл етс повышение быстродействи коррел тора . Поставленна цель достигаетс тем, что в цифровой коррел тор введейы сумматоры , первые входы которых соединен|л с выходом элементов равнозначности соответствующего канала, другие входы сумматоров Подключены соЬтвётЬТЪеино к выходам одноименных и младших разр дов тригге змого регистра предыдущего канала, а выходы - к информационным входам соответствующих разр дов триггерного регистра последующего канала, причём тактовые взводы всех разр до1в триггерных регистров объединены и соединены со входом синхронизации коррел тора . На чертеже представлена блок-схема многоканального цифрового коррел тора кодовых символов. Цифровой коррел тор содержит, блоки 1 задани значений разр дного кода, элементы 2 равнозначности (эквивалент . кости), триггерные регистры Э,З.-.-Ьп, с триггерами 3, числЬ которых равно числу кодовых элементов в заданной ком бинации, а также сзмматоры 4. Блок 1 задани значений paepsafHord кода соединен с первым входом элемент 2 равнозначности, второй вход которого соединен с входной шиной 5 текущей ко довой последовательности, а выход подключён к первым входам всех суглйаторов 4 дл данного канала. Последующие входьт сумматоров устройств соединены с одноименными и всеми младшими разр дами триггеного регистр(а предыдущего канала. Выходы сушлаторов соеди нены с информационными входами соотв ствующих триггеров 3 данного триггерного регистра, а тактовые входы триггеров 3 соединены с шиной 6 тактовой частоты - входом синхронизации коррё- jiiSTOpa.. 67-4 С .целью сокращени оборудовани риггерные регистры имеют неодинаков вое число разр дов, которое зависит от номератриггерного регистра К и равно целой части выражени K + i . Таким образом, первый триггерный регистр имеет один разр д, второй -- два разр да, третий - тоже два, четвертьй, п тый, шестой и седьмой - по три разр да и т.д. Коррел тор работает следующим обраПри по влении на шине 5 очередного кодового символа, его значение сравниваетс со значением всех кодовых символов заданной кодовой последовательности , поступающими на элементы 2 равнозначности с соответствующих блоков 1 задани разр дного кода. При совпадений значений текущего кодового символа с каким либо из заданных, а именно оба символа нули или оба символа единицы, с выхода соответствующих элементов 2 равнозначности на входы соответствующих сумматоров 4 поступает единичный потенциал . При этоти в первом канале, триггерный регистр 1 которого состоит из одного триггера 3, результат сравнени с элемента 2 равнозначности поступает непосредственно на информационный вход этого триггера. В остальных каналах каждый из сумматоров 4 в зависимости от числа, записанного в триггерном регистре предыдущего канала в предществующем такте, с учетом добавлени к этому числу результата сравнени символов дл данного канала на элементе 2 равнозначности определ ет новое состо ние соответствующего разр да триггерногр регистра. При поступлении очередного импульса тактовой частоть производитс установка в это состо ние триггера соответствующего, разрйда триггерного регистра данного канала . Эта операци производитс одновременно дл всех каналов. Выполнение указанной операции в каждом такте приводит к образованию в триггерном регистре последнего п -го канала текущего значени коррел ционной функции. При поступлении на шину 5 последнего символа заданной кодовой комбинации в этом триггерном регистре будет накоплено максимальное число п , соответствующее пиковому значению коррел ционной .функции,позвол ющее точно определить момент поступлени заданной кодовой комбинации. 56 Процесс образовани значени коррел ционной функции осушествл етс сле дующим образом. . При поступлении первого символа заданной кодовой комбинации по шине 5 на элементе 2 равнозначности первого кана ла возникает единичный потенциал и при поступлении тактового импульса по шине б в триггер первого канала запишетс единица. При поступлении второго кодового символа заданной комбинации единичный результат сравнени будет образован на элементе 2 равнозначности вто рого канала, который вместе с единицей первого канала поступит на входы соотI ветствующих логических Сумматоров. Вторым тактовым импульсом выходные значени этих сумматд ов будут поданы на триггерный регистр второго каиала, в котором запишетс число This invention relates to the field of digital transmission and automatic data processing. The inventive invention can be used, in particular, in the development of digital telemetry systems or digital communication systems using synchronization codes of long length. A device is known that allows the values of the autocorrelation function to be obtained on discrete elements. This device contains blocks for setting the bit code, trigger register bit patterns of coincidence and mismatch with delay lines, counters of the number of matches or mismatches of bits of the received code combination with the specified 1. Such correlators have a low-speed response due to the presence of delay lines or the need to perform a certain number of operations in one clock cycle of the adopted CODE combination. . A digital correlator is also known, in which the formation of the value of the correlation function is carried out successively for the five-clock periods of the received code combination. By its technical essence, the data correlator is closest to the invention. It contains in each channel an element of equivalence, the first input of which is the input of the correlator, and the second is connected to the output of the bit code setting block, and a trigger register, the output of the equivalence element of the first channel is connected to the information input of the first digit of the trigger register, 2 Disadvantages prototype is the need for the device elements to perform two operations per clock cycle of the received code combination, and, adding the next result of the comparison to the number accumulated in accordance with counter and shift numbers from one counter to another. This requires ot elements of a dual speed device with respect to the clock frequency of the received signal. Currently, data transmission systems are known at speeds of up to several tens and even hundreds of Mb / s. In this case, the duration of the code elements is ten or. units ns Under these conditions, an extremely high speed response is required from the correlator elements. The aim of the invention is to increase the speed of the correlator. The goal is achieved by adding adders to the digital correlator of the input, the first inputs of which are connected to the output of the equivalence elements of the corresponding channel, the other inputs of the adders are connected to the outputs of the same and lower digits of the trigger register of the previous channel, and the outputs to information inputs the corresponding bits of the trigger register of the subsequent channel, and the clock platoons of all the bits to 1 in the trigger registers are combined and connected to the clock input of the correlator. The drawing shows a block diagram of a multi-channel digital correlator of code symbols. The digital correlator contains, blocks 1 setting the values of the bit code, elements 2 of equivalence (equivalent), trigger registers E, Z. -.- bn, with triggers 3, the number of which is equal to the number of code elements in the given combination, see 4. Block 1 of setting the code paepsafHord values is connected to the first input, an equivalence element 2, the second input of which is connected to the input bus 5 of the current code sequence, and the output is connected to the first inputs of all the pen drivers 4 for the channel. The subsequent inputs of device adders are connected to the same and all lower bits of the triggered register (and the previous channel. The outputs of the dryers are connected to the information inputs of the corresponding triggers 3 of this trigger register, and the clock inputs of the trigger 3 are connected to the 6 clock frequency bus — the sync input of the corrector jiiSTOpa .. 67-4 With the purpose of reducing equipment, the pivot registers have a different number of bits, which depends on the number of the piping register K and is equal to the integer part of the K + i expression. Thus, The first trigger register has one bit, the second one has two bits, the third one also has two, a quarter, fifth, sixth and seventh - three bits each, etc. The correlator works as follows on the 5th code bus. a symbol, its value is compared with the value of all code symbols of a given code sequence, arriving at elements of equivalence from the corresponding blocks of setting the bit code.When the values of the current code symbol coincide with which of the given code, namely, both symbols are zeros or both symbols Nica, output from the respective elements 2 equivalence on respective inputs of adders unit 4 enters potential. In this case, in the first channel, the trigger register 1 of which consists of one trigger 3, the result of the comparison with the equivalence element 2 goes directly to the information input of this trigger. In the remaining channels, each of the adders 4, depending on the number recorded in the trigger register of the previous channel in the previous clock, taking into account the addition to this number of the symbol comparison for the channel on the equivalence element 2, determines the new state of the corresponding bit of the trigger register. Upon receipt of the next clock frequency pulse, the trigger is set to this state of the corresponding, triggered trigger register of the given channel. This operation is performed simultaneously for all channels. Performing this operation in each clock cycle leads to the formation in the trigger register of the last nth channel of the current value of the correlation function. When the last character of the specified code combination arrives on bus 5, this trigger register will accumulate the maximum number n corresponding to the peak value of the correlation function, which allows to accurately determine the time of arrival of the given code combination. 56 The process of formation of the value of the correlation function is carried out as follows. . When the first symbol of a given code combination enters the bus 5, a single potential arises on element 2 of the equivalence of the first channel, and when the clock pulse arrives on the bus b, one will be written to the trigger of the first channel. Upon receipt of the second code symbol of a given combination, a single comparison result will be formed on the second channel equivalence element 2, which, together with the unit of the first channel, will go to the inputs of the corresponding logical totalizers. By the second clock pulse, the output values of these summatds will be fed to the trigger register of the second channel, in which the number
2. Очевидно, при поступлении т|эетьего. символа заданной кодовой комбинации в третьем- канале будет записано число три т.д., пока не по витс последний символ кодовой комбинации, когда в f -м триггёрном регистре запишетс число П , соответст вующее числу разр дов в заданной кодовой комбинации, В другие моменты вре . мени последний тркггермый регистр будет накапливать числа, меньшие п , соответствующие числу совпадений с п символа ми кодовой комбинации, поступившими до данного момента времени, с заданной. Сумматор 4 предназначеный дл определени нового значени разрвда триг герного регистра при добавлении к npisдыдущему числу результата сравнени кодовых символов, должен работать следующим образом. Единичное значение на его выходе дол но образовыватьс : -когда результат сравнени равен нулю, а одноименный разр д предыдущего триггерного регистра находитс е единичном состо нии; -когда результат сравнени равен единице , одновременный разр д предыдущего триггерного регистра находитс в нулевом состо нии, а триггеры младших разр дов этого регистра наход тс в единичном состо нии; - когда результат сравнени равен единице , одноименной разр д предыдущего триггерного регистра находитс в еди- ничном состо нии, а среди триггеров младших разр дов этого регистра имегетс хот бы один, наход щийс в нулевом состо нии. 67 Нулевое значение сумматора 4 должно образовыватьс во всех остальных случа х, а именно: -при нулевом результате сравнени и когда., одноименньй разр д предыдущего триггерного регистра находитс в нулевом состойнии; -при единичном результате сравнени и когда одноименный разр д и все младшие разр ды предыдущего триггерного регистра наход тс в единичном состо нии; -при единичном результате сравнени и когда одноименный разр д предыдущего триггерного регистра находи1х; в нулевом состо нии, а среди мл |дших разр дов этого регистра имеютс разр ды, наход щиес в нулевом состо нии. Обозначив результат сравнени 6 К -м канале логической переменной а состо ние разр дов триггерного регистра предыдущего канала как Вк - 1, Вк -1, В, - 1 ...., где верхний индекс обозначает номер разр да, можно записать логическое выражение дл значени переменной на выходе сумматора m-;ГО разр да или значени , соответствующего триггера в к-м канале: .С,С..Ч.,,.) Таким образом, логический сумматор весьма просто мoжet быть реализован с помощью логических схем И, ИЛИ, и НЕ. Введение новых элементов - логических суммирующих устройств позвол ет повысить быстродействие предлагаемого цифрового коррел тора в два раза по отношению к указанному прототипу в св зи с тем, что операций суммировани эквивалентна двум операци м, (сложение и сдвиг числа) прототипа. Это, в свою очередь, позвол ет построить цифровой коррел тор ДЛИ передач ОС скоростью пор дка 10О Мбоц на серийно выпускаемых интегральных микросхемах типа 100 серии, что невозможно осуществить с применением схемы прототипа. Кроме того, введение логических сумматоров рактически не увеличиЬает объем оборуовани по отношению к прототипу, так ак в предлагаемом коррел торе исчеает необходимость- в блокировочных хемах между разр дами триггерных рёг;нстров . 7 6 Формула изобретени МпогоканальиыГ цифровой коррел тор кодовых символов, содержащий в каждом канале элемент равнозначности, первый вхо которого вл етс входом коррел тора, а второй подключен к выходу блока задани разр дного кода, и триггерньш регистр , причем выход элемента равнозначности первого канала соединен с информационным входом первого ра р да триггерного регистра этого канала, отличающийс тем, что, с целью поповышени быстродействи в каждый каиал , кроме первого, введены сумматоры, первые входы которого соединены с выхо дом элементов равнозначности соответствующего канала, другие входы сумма052. Obviously, upon admission m. the character of the given code combination in the third channel will be written the number three, etc., until the last character of the code combination is found, when the f-th trigger register contains the number P corresponding to the number of bits in the given code combination. At other moments vre If the last three-digit register will accumulate numbers less than n, corresponding to the number of matches with n code combination symbols received up to a given point in time, with a given one. The adder 4 intended for determining the new value of the trigger register triggered when adding to the npiscount of the result of the comparison of code symbols should work as follows. The unit value at its output should be formed: -when the result of the comparison is zero, and the similar discharge of the previous trigger register is in the unit state; - when the result of the comparison is equal to one, the simultaneous discharge of the previous trigger register is in the zero state, and the triggers of the lower bits of this register are in the single state; - when the comparison result is equal to one, the same bit of the previous trigger register is in the single state, and among the low-order triggers of this register there is at least one that is in the zero state. 67 The zero value of the adder 4 should be formed in all other cases, namely: when the result of the comparison is zero and when., The same name of the previous trigger register is in zero tolerance; in the case of a single comparison result and when the same-named bit and all the lower bits of the previous trigger register are in the single state; - with a single comparison result and when the same bit of the previous trigger register is found; in the zero state, and among the least significant bits of this register, there are bits that are in the zero state. By designating the comparison result of the 6 K th channel of the logical variable and the state of the bits of the trigger register of the previous channel as Bk - 1, Bk -1, B, - 1 ..., where the superscript denotes the number of the bit, we can write a logical expression for the value of the variable at the output of the adder m-; GO of the discharge or the value corresponding to the flip-flop in the k-th channel: .C, C..CH. ,,.) Thus, a logical adder can be very simply implemented using logic circuits AND, OR, and NOT. The introduction of new elements — logical totalizers — allows the proposed digital correlator to be doubled in speed with respect to the indicated prototype, because the summation operations are equivalent to two operations (addition and number shift) of the prototype. This, in turn, makes it possible to build a digital correlator of the OS DL transmissions with a speed on the order of 10O Mbots on commercially available integrated circuits of the type 100 series, which cannot be done using the prototype circuit. In addition, the introduction of logical adders virtually does not increase the amount of equipment relative to the prototype, as in the proposed correlator, the need for blocking chemists between bits of trigger points; 7 6 The claims of the M-channel G digital correlator of code symbols containing in each channel an element of equivalence, the first input of which is the input of the correlator, and the second is connected to the output of the bit code setting block, and the output of the equivalence element of the first channel is connected the information input of the first rand of the trigger register of this channel, characterized in that, in order to increase the speed of each channel, except for the first one, adders are introduced, the first inputs of which are connected to ho house equivalence corresponding channel elements other inputs summa05
Qf 67 торов подключены спответстпонпо к выходам одноименных т младших разр дов триггерного регистра предыдущего канала , а выходы сумматоров подключены к информацион гым входам соответствующих разр дов триггерного регистра последующего канала, причем тактовые входы всех разр дов триГгерных регистров объединены и соединены со входом синхронизации коррел тора. Источники информации, . . прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 369570, кл, 06 F 15/34,1971. 2.Авторское свидетельство СССР по за вке № 2300626, кл. G 06 F. 15/34, .1975.Qf 67 tori are connected with a spotlight to the outputs of the same name and the lower bits of the trigger register of the previous channel, and the outputs of the adders are connected to the information inputs of the corresponding bits of the trigger register of the subsequent channel, and the clock inputs of all the bits of the trigger registers are combined and connected to the synchronizer input of the correlator. Information sources, . . taken into account during the examination 1. USSR author's certificate No. 369570, class, 06 F 15 / 34,1971. 2. USSR author's certificate for application number 2300626, cl. G 06 F. 15/34, .1975.