SU408306A1

SU408306A1 - Read device

Info

Publication number: SU408306A1
Application number: SU1672611A
Authority: SU
Inventors: О. М. Дерфель И. И. Бутенко И. И. Корниенко В. И. Спиридонов
Priority date: 1971-06-15
Filing date: 1971-06-15
Publication date: 1973-12-10

Description

1one

Изобретение относитс к вычислительной технике, а именно к вычитающим устройствам дл нахождени разности последовательных двоичных кодов.The invention relates to computing, in particular to subtracting devices for finding the difference of consecutive binary codes.

Известны устройства дл получени разности двух чисел, представленных последовательными кодами, начина со старших разр дов . Они состо т из преобразователей последовательных кодов в параллельные с последующим суммированием полученных чисел на параллельном сумматоре.Devices are known for obtaining the difference of two numbers represented by successive codes, starting with the highest bits. They consist of serial-to-parallel converters, followed by summing the numbers obtained on a parallel adder.

Однако известные устройства характеризуютс большим объемом оборудовани и недостаточно широкими функциональными возможност ми .However, the known devices are characterized by a large amount of equipment and insufficiently wide functionality.

Целью изобретени вл етс сокращение объема оборудовани и расширение функциональных возможностей устройства.The aim of the invention is to reduce the amount of equipment and expand the functionality of the device.

Дл этого первый вход устройства подключен к первому входу первой схемы И и к первому входу схемы равнозначности, а через инвертор - к первому входу второй схемы И и ко второму входу схемы равнозначности, другой вход устройства соединен со вторым входом второй схемы И и с третьим входом схемы равнозначности, а через инвертор со вторым входом первой схемы И и с четвертым входом схемы равнозначности, выход первой схемы И подключен к одному из входо:в первой схемы ИЛИ и к единичному входу первого триггера, нулевой выход которого подключен к третьему входу второй схемы И, выход которой соединен с другим входом первой схемы ИЛИ и с единичным входом второго триггера , нулевой выход которого подключе 1 к третьему входу первой схемы И, выход первой схемы ИЛИ соединен с первыми входами каждой из Л схем И первой группы, выход схемы равнозначности подключен к первымTo do this, the first input of the device is connected to the first input of the first I circuit and to the first input of the equivalence circuit, and through the inverter to the first input of the second I circuit and to the second input of the equivalence circuit, another input of the device is connected to the second input of the second I circuit and to the third input equivalence circuits, and through the inverter with the second input of the first AND circuit and the fourth input of the equivalence circuit, the output of the first AND circuit is connected to one of the inputs: in the first OR circuit and to the single input of the first trigger, the zero output of which is connected to the third input of the second circuit AND, the output of which is connected to another input of the first OR circuit and to the single input of the second trigger, the zero output of which is connected 1 to the third input of the first AND circuit, the output of the first OR circuit is connected to the first inputs of each of the L circuits AND of the first group the output of the equivalence circuit is connected to the first

входам каждой из Л схем И второй группы, единичные выходы первого и второго триггеров через вторую схему ИЛИ подключены к первому входу третьей схемы И, второй вход которой соединен с третьим входом устройства , выход третьей схемы И соединен с единичным входом третьего триггера, единичный выход которого подключен ко вторым входам каждой из Л схем И первой и второй групп и к первому входу четвертой схемы И, третьиthe inputs of each of the L circuits AND the second group, the unit outputs of the first and second triggers through the second circuit OR are connected to the first input of the third circuit AND, the second input of which is connected to the third input of the device, the output of the third circuit AND is connected to the single input of the third trigger, whose single output connected to the second inputs of each of the L circuits And the first and second groups and to the first input of the fourth circuit And, the third

входы каждой из Л схем И первой и второй групп соединены соответственно с V управл ющими щинами устройства, второй вход четвертой схемы И соединен с (Л-f 1)-ой управл ющей шиной, выход первой схемы Иthe inputs of each of the L circuits And the first and second groups are connected respectively to the V control circuit of the device, the second input of the fourth circuit AND is connected to the (Lf 1) -th control bus, the output of the first circuit And

первой группы соединен с первым выходом устройства, а выходы остальных схем И первой группы соединены соответственно с первыми входами {N-1) схем ИЛИ, вторые входы которых соединены с выходами соответствуюHUIX схем И второй группы, а входы N-ой схемы ИЛИ соединены с выходом Л-ной схемы И второй группы и выходом четвертой схемы И.The first group is connected to the first output of the device, and the outputs of the remaining circuits AND of the first group are connected respectively to the first inputs (N-1) of the OR circuit, the second inputs of which are connected to the outputs of the corresponding HUIX circuits AND of the second group, and the inputs of the Nth OR circuit are connected to the output The lth scheme And the second group and the output of the fourth scheme I.

На чертеже приведена функциональна схема устройства.The drawing shows a functional diagram of the device.

Вычитающее устройство содержит входы 1, инверторы 2, схему И 3 анализа единиц, схему И 4 анализа нулей, схему равнозначности 5, схему ИЛИ 6, триггер 7 зацрета анализа нулей, триггер 8 запрета анализа единиц, схему ИЛИ 9, схему И 10 задержки, вход 11 тактового импульса, триггер 12, схему И 13 занесени дополнени , группу, состо щую «з Л схем И 14-1 - 14-N, формирующую разности по несовпадению, группу схем И 15-1-15-Л, формирующую разности по равенству, входы тактовых импульсов 16-1 - 6(Я+1), группы схем ИЛИ 17-1-17-jV, выходы устройства 18-1-18().The subtractive device contains inputs 1, inverters 2, And unit analysis circuit 3, And zero analysis circuit 4, equivalence circuit 5, circuit OR 6, trigger 7 zatret analysis of zeros, unit analysis inhibit trigger 8, circuit OR 9, delay circuit 10, 11 clock pulse input, trigger 12, AND 13 addition addition circuit, group consisting of AND 14-1 N-14 L circuits, forming differences on mismatch, AND 15-1-15-L group of circuits, forming differences on to equality, the inputs of clock pulses 16-1 - 6 (I + 1), a group of circuits OR 17-1-17-jV, the outputs of the device 18-1-18 ().

Устройство работает следующим образом.The device works as follows.

В исходном состо нии триггеры 7, 8 установлены в нулевое состо ние, на их нулевых выходах присутствует высокий потенциал, тем самым схемы И 3, 4 по запрещающему входу открыты. Триггер 12 также установлен в нулевое состо ние, на его единичном выходе сигнал отсутствует и поэтому все схемы И 14, 15 закрыты.In the initial state, the triggers 7, 8 are set to the zero state, there is a high potential at their zero outputs, thus the And 3, 4 circuits at the prohibitory input are open. The trigger 12 is also set to zero, there is no signal at its single output, and therefore all the circuits AND 14, 15 are closed.

Числа А и В поступают на входы 1 последовательно старшими разр дами вперед. В случае равенства сравниваемых разр дов сигнал с выхода схемы равнозначности 5 через закрытые схемы И 15 не проходит на выходы 18-2-18-Л. При по влении первого несовпадени в разр дах чисел сигнал с выхода схемы И 3 либо схемы И 4, которые вместе с инверторами 2 реализуют функции AjBj и AjBj соответственно, поступит на единичный вход триггера 7 либо триггера 8 и установит его в единичное состо ние. Тем самым схема И 4 либо схема И 3 закроетс по запрещающему )Входу. Кроме того, сигнал с единичного выхода триггера 7 либо триггера 8 через схему ИЛИ 9 и схему И 10 по совпадению с тактовым импульсом, поступающим по входу 11, поступит на единичный вход триггера 12, который установитс в единичное состо ние и откроет по соответствующему входу схемы И 14 и 15. Тактовый импульс по входу 11 в каждом цикле обработки одной пары разр дов чисел подаетс с отставанием от тактовых импульсов, поступающих по входам 16-1 - 16-jV. Этим исключаетс формирование ложного разр да разности при первом несовпадении.Numbers A and B arrive at inputs 1 successively higher bits ahead. In the case of equality of the compared bits, the signal from the output of the equivalence circuit 5 through the closed circuits AND 15 does not pass to the outputs 18-2-18-L. When the first mismatch in the bits of numbers appears, the signal from the output of the circuit And 3 or circuit 4, which together with the inverters 2 realize the functions AjBj and AjBj, respectively, will go to the single input of trigger 7 or trigger 8 and set it to one state. Thus, the circuit AND 4 or circuit AND 3 will close on the prohibiting) input. In addition, the signal from the single output of the trigger 7 or the trigger 8 through the circuit OR 9 and the circuit AND 10 coincides with the clock pulse inputted to input 11, which arrives at the single input of the trigger 12, which is set to the single state and opens the corresponding input of the circuit Both 14 and 15. A clock pulse at input 11 in each processing cycle of one pair of digit bits is supplied with a lag from clock pulses arriving at inputs 16-1 to 16-jV. This eliminates the formation of a false bit difference at the first mismatch.

Допустим, что после первого несовпадени незапрещенной осталась схема И 3, т. е. на триггере 7 сохран етс несовпадение Л 1, 5fe О, где k - номер несовпавшего разр да.Suppose that after the first mismatch, the AND 3 scheme remained non-prohibited, i.e., on trigger 7, there is a mismatch L 1, 5fe O, where k is the number of non-coincident bits.

Если в дальнейшем в i-ых разр дах чисел окажетс несовпадение типа А , 5 0, то сигнал с выхода схемы И 3 через схему ИЛИ 6 и открытую тактовым импульсом по входуIf further in the i-th digit of the numbers there is a mismatch of type A, 5 0, then the signal from the output of the circuit AND 3 through the circuit OR 6 and opened by the clock pulse on the input

16-г схему И I4-t, а также через схему ИЛИ 17-f-1 поступит на выход 18-f-1. Если в i-ый разр дах чисел будет несовпадение типа j 0, 5,, то ни на одном из выходов 18-1 - 18-ЛThe 16-g circuit AND I4-t, as well as through the OR circuit 17-f-1, will go to output 18-f-1. If in the i-th digit of numbers there is a mismatch of type j 0, 5 ,, then none of the outputs 18-1 - 18-L

сигнала не будет, так как схема И 4 закрыта. При равенстве г-ых разр дов чисел сигнал с выхода схемы равнозначности 5 через схему И 15-1 и схему ИЛИ 17-i поступит на выход I8-i. Если в триггерах запрета 7 или 8 хранитс первое несовпадение, то после окончани анализа последних разр дов чисел в (ггН-1)-м цикле через схему И 13 и схему ИЛИ 17-yV по совпадению с тактовым импульсом по входу на выход поступит единица младшего разр да разности. Таким образом, на выходах устройства 18-1 - - 18-Л +1 в каждом цикле обработки разр дов чисел будет присутствовать код в виде всех нулей либо в виде всех нулей и единицыthere will be no signal, since the AND 4 circuit is closed. In case of equality of the gth digits of the numbers, the signal from the output of the equivalence circuit 5 through the circuit AND 15-1 and the circuit OR 17-i will go to the output I8-i. If the first mismatch is stored in inhibit 7 or 8 triggers, after completing the analysis of the last digits of the numbers in the (yHH-1) th cycle, the AND 13 and OR 17-yV schemes coincide with the clock pulse at the input to the unit bit difference. Thus, at the outputs of the device 18-1 - - 18-L +1 in each cycle of processing digits of numbers there will be a code in the form of all zeros or in the form of all zeros and ones

в одном из разр дов. Эти коды представл ют собой приращени к разности и должны суммироватьс с ранее накопленными разност ми на каком-либо суммирующем устройстве, например двоичном счетчике.in one of the bits These codes are increments of the difference and must be summed up with previously accumulated differences on any summing device, for example, a binary counter.

Предмет изобретени Subject invention

Вычитающее устройство, содержащее схемыSubtractive device containing schematics

И, ИЛИ, инверторы и триггеры, отличающеес тем, что, с целью сокращени объема оборудовани и расширени функциональных возможностей, лервый вход устройства подключен к первому входу первой схемы И и кAnd, or, inverters and triggers, characterized in that, in order to reduce the amount of equipment and enhance the functionality, the first input of the device is connected to the first input of the first And and to

первому входу схемы равнозначности, а через инвертор - к первому входу второй схемы И и ко второму входу схемы равнозначности другой вход устройства соединен со вторыу входом второй схемы И и с третьим входомthe first input of the scheme of equivalence, and through the inverter - to the first input of the second scheme And and to the second input of the scheme of equivalence another input of the device is connected to the second input of the second scheme And and to the third input

схемы равнозначности, а через инвертор - со вторым входом первой схемы И и с четвертым входом схемы равнозначности, выход первой схемы И подключен к одному из входов первой схемы ИЛИ и к единичному входу первого триггера, нулевой выход которого подключен к третьему входу второй схемы И, выход которой соединен с другим входом первой схемы ИЛИ и с единичным входом второго триггера , нулевой выход которого подключен кequivalence circuits, and through the inverter - with the second input of the first AND circuit and with the fourth input of the equivalence circuit, the output of the first AND circuit is connected to one of the inputs of the first OR circuit and to the single input of the first trigger, the zero output of which is connected to the third input of the second AND circuit, the output of which is connected to another input of the first OR circuit and to the single input of the second trigger, the zero output of which is connected to

третьему входу первой схемы И, выход первой схемы ИЛИ соединен с первыми входами каждой из N схем И первой группы, выход схемы равнознач.ности подключен к первым входам каждой из Л схем И второй груипы , единичные выходы первого и второго триггеров через вторую схему ИЛИ подключены к первому входу третьей схемы И, второй вход которой соединен с третьим входом устройства, выход третьей схемы Иthe third input of the first circuit AND, the output of the first circuit OR is connected to the first inputs of each of the N circuits AND the first group, the output of the equivalent circuit is connected to the first inputs of each of the L circuits AND the second group, the unit outputs of the first and second triggers are connected via the second OR circuit to the first input of the third circuit And, the second input of which is connected to the third input of the device, the output of the third circuit And

соединен с единичным вхйдом третьего триггера , единичный выход которого подключен ко вторым входам каждой из V схем И первой и второй групп и к первому входу четвертой схемы И, третьи входы каждой из N схем Иconnected to a single input of the third trigger, a single output of which is connected to the second inputs of each of the V circuits And the first and second groups and to the first input of the fourth And circuit, the third inputs of each of the N circuits And

первой и второй групп соединены соответственно с N управл ющими шинами устройства, второй вход четвертой схемы И соединен с (ЛГ4-1)-ой управл ющей щиной, выход первой схемы И первой группы соединен с первым выходом устройства, а выходы остальных схем И первой группы соединены соответственно с первыми входами (N-1) схем ИЛИ, вторые входы которых соединены с выходами соответствующих схем И второй группы , а входы N-ой схемы ИЛИ соединены с выходом Л-ой схемы И второй группы и выходом четвертой схемы И.the first and second groups are connected respectively to the N control buses of the device, the second input of the fourth circuit AND is connected to the (LG4-1) th control, the output of the first circuit AND of the first group is connected to the first output of the device, and the outputs of the remaining circuits AND of the first group are connected respectively to the first inputs (N-1) of the OR circuit, the second inputs of which are connected to the outputs of the corresponding AND circuit of the second group, and the inputs of the Nth OR circuit are connected to the output of the Lth circuit AND of the second group and the output of the fourth circuit I.