SU504200A1 - Binary to decimal converter - Google Patents

Binary to decimal converter

Info

Publication number
SU504200A1
SU504200A1 SU1940450A SU1940450A SU504200A1 SU 504200 A1 SU504200 A1 SU 504200A1 SU 1940450 A SU1940450 A SU 1940450A SU 1940450 A SU1940450 A SU 1940450A SU 504200 A1 SU504200 A1 SU 504200A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
input
additional
trigger
elements
Prior art date
Application number
SU1940450A
Other languages
Russian (ru)
Inventor
Владимир Анатольевич Вишняков
Анатолий Тимофеевич Пешков
Original Assignee
Минский радиотехнический институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Минский радиотехнический институт filed Critical Минский радиотехнический институт
Priority to SU1940450A priority Critical patent/SU504200A1/en
Application granted granted Critical
Publication of SU504200A1 publication Critical patent/SU504200A1/en

Links

Landscapes

  • Logic Circuits (AREA)

Description

(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДЕСЯТИЧНЫЙ(54) BINARY CODE TRANSFORMER TO DECIMAL

II

Изобретение касаетс  вычислительной техники, где оно может использоватьс  в качестве одного из узлов устройств обработки и вывода данных.The invention relates to computing, where it can be used as one of the nodes of the processing and output devices.

Известен преобразователь двоичного кода в дес тичный, содержащий тетраду, каждый разр д которой содержит триггер, вхо;ДЫ которого соединены соответственно с ;двум  элементами задержки, входы которых ,в первом разр де соединены с выходамиA known converter of a binary code to a decimal one containing a tetrad, each bit of which contains a trigger, the input of which is connected, respectively, with two delay elements, the inputs of which, in the first discharge, are connected to the outputs

двух соответствующих вентилей, первые ; входы которых объединены и подключены к шине сдвига, а вторые входы подключены к двум входным шинам, причем в первом, втором и третьем разр дах единичный выход ;триггера через соответствующие первый |элемент И и первый элемент ИЛИ подключены ко входу первого элемента задержки, выход которого подключен к единичному |Входу триггера последующего разр да, нулевые выходы триггера каждого из указаниых разр дов через второй элемент И и второй элемент ИЛИ подключены ко входу втоIporo элемента задержки, выход которого подключен к нулевому входу триггера пос|ледующего разр да, другие входы первых |и вторых элементов И соединены между собой.two corresponding valves, the first; the inputs of which are combined and connected to the shear bus, and the second inputs are connected to two input buses, with a single output in the first, second and third bits; trigger through the corresponding first AND element and first OR element to the input of the first delay element, whose output connected to the unit | Trigger input of the next bit, zero trigger outputs of each of the indicated bits through the second AND element and the second OR element are connected to the input of the second delay element, the output of which is connected to the zero input rigger pos | leduyuschego discharge, the other inputs of first | and second AND gates connected together.

Однако дл  этого преобразовател  харак1терно низкое быстродействие.However, this converter is characterized by low speed.

Целью изобретени   вл етс  повышение быстродействи  преобразовател .The aim of the invention is to increase the speed of the converter.

Claims (1)

Дл  этого предложенный преобразова|тель содержит семь дополнительных элементов И, элемент ИЛИ и инвертор, причем первый вход первого дополнительного элемента И подклкзчен к единичному выходу триггера первого разр да, вторюй вход К единичному выходу триггера третьего ра.р да , выход первого дополнительного элемента И подключен к первому входу допол нительного элемента ИЛИ, ко второму входу которого подключен выход тпиггепа чет вертого разр да, а к третьему - выход аторого дополнительного элемента И, зходы JKOTOporo соединены с единичными выходами Триггеров второго и третьего разр дов, вы |ход дополнительного элемента ИЛИ через рнвертор подключен к первому входу треЬгьего дополнительного элемента И. ко второму входу которого подключена шина сдвига , а его выход соединен с первыми и вторыми элементами И -первого, второго и третьего разр дов, шина сдвига подключена к первым входам четвертого, .п того и седьмого дополнительных элементов И, ко второму и третьему входам четвертого дополнительного элемента И подключен ы единичный выход триггера первого разр да и выход второго дополнительного элемента И, а выход четвертого дополнительного элемента И соединен со вторым входом второго элемента ИЛИ первого разр да, ко вторрму и третьему входам п того дополнительного элемента И подключены нулевой выход триггера первого разр да и единичный выход триггера четвертого разр да , а выход п того дополнительного элемента И подключен ко вторым-входам первого элемента ИЛИ первого и второго раз р дов и ко второму входу второго элемента ИЛИ третьего разр да, ко второму и третьему входам шестого дополнительного элемента И подключены выход второго дополнительного элемента И и нулевой выход триггера первого разр да, выход шестого дополнительного элемента И подключен ко второму входу второго элемента ИЛИ второго разр да, ко второму и третьему входу седьмого дополнительного элемента И Подключены выходы первого дополнительного элемента И и нулевой выход триггера второго разр да, а выход седьмого дополнител ного элемента И подключен к третьему вхо ду второго элемента ИЛИ второго разр да. На чертеже показана одна тетрада пред ложенного преобразовател . На чертеже прин ты следующие обозначени  1-4 -триг геры первого, второго, третьего и четвертого разр дов те1трады, 5-8 - первые элементы задержки первого, второго, третьего и четвертого ра13р дов тетрады, 9-12 вторые элементы зa epжки первого, второго , третьего и четвертого разр дов тет рады, 13-15 - пер;вые элементы И первого второго н третьего разр дов, 16-18 вторые элементы И первого, второго и третьего разр дов, 19-2О - первые элементы ИЛИ первого и второго разр дов, 21-23 - вторые элементы ИЛИ первого, второго и третьего разр дов, 24-25 - вен тили (элементы И), 26-32 - первый, второй , третий, четвертый, п тый, шестой н седьмой дополнительные элементы И, 33 дополнительный элемент ИЛИ, 34 - Инвертор и 35 - шина сдвига. В исходном состо нии все триггеры тетады наход тс  в нулевом состо нии. В роцессе преобразовани  на триггер первоо разр да 1 тетрады единиц поступают арафазным кодом последовательно во вреени двоичные разр ды преобразуемого чиса , начина  со старшего разр да. Поступение по сигналу на шину сдвига 35 очеедного .чвоичного разр да на вход тетраы в зависимости от ее содержащего выывает сдвиг кода тетрады в сторону старих разр дов или установку в тетраде оп, еделенного кода с выработкой переноса, поступающего парафазным кодом на вход соседней старшей тетрады. Сигнал переноса П вырабатываетс  в сответствии со следующим логическим выр онием: П . - значени  в разр  1V 3 4 дах тетрады на момент поступлени  сигнала по шине сдвига. По вление сигнала на выходе элемента ИЛИ 33 обеспечивает через элементы 34 и 28 блокировку поступлени  сигнала с шины сдвига разр ды тетрады. Если в тетраде а Л 1, через элементы 27, 29, 1 2 «3 21 и Ю обеспечиваетс  перевод триггера 2в нулевое состо ние, если же а Л а Л а 1 о 1, по цепи из элементов 27, 31, 22, 11 осушест&л етс  установка нулевого значени  в триггере 3. Если в тетраде а Л а Л , по цепи из элементов 26, 32, 22, 11 устанавливаетс  нулевое значение в триггере 3, если а 1, по цепи из эле14 ментов 23, 12 устанавливаетс  нулевое значение в триггере 4, а в триггерах 2 и 3по сигналу с выхода элемента 27 по цеп м из элементов 19.6 и - . Таким образом, пр поступлении сигнала сдвига в тетраде будет обеспечен сдвиг, если в ней был код, не превышающий 4. ЕСЛИ в тетраде на момент cpBitra имеетс  .один из кодов PIOI, ОНО, 0111, 1ООО, 1О01, сдвиг запрещаетс , а в трех старших разр дах тетрады будет установлен одни из кодов ООО, ОО1, О1О, 011, 10О соответственно . В младшем разр де тетрадь всег да устанавливаетс  значение, поступившее иа ее вход. В таблице приведена последовательность значений в тетрадах преобразовател  при переводе в дес тичный двоичный код. Формула изобретени  Преобразователь двоичного кода в дес тичный , содержащий тетраду, каждый разр д которой содержит триггер, входы которого соединены соответственно с двум  элементами задержки, входы которых в пер вом разр де соединены с выходами двух соответствующих вентилей, первые входы которых объединены и подключены к щине сдвига, а вторые входы подключены к двум входным шинам, причем в первом, втором и третьем разр дах единичный выход триггера через соответствующие первый элемент И и первый элемент ИЛИ подключен ко входу первого элемента задержки, выход которого подключен к единичному входу триггера последующего разр да, нулевые выходы триггера каждого из указанiHbix разр дов через второй элемент И и второй элемент ИЛИ подключены ко входу .второго элемента задержки, выход которого подключен к нулевому входу триггера последующего разр да, другие входы перьвых и вторых элементов И соединены меж :ду собой, отличающийс  тем, ;что, с целью увеличени  й 1стродействи , ,он содержит семь дополнительных элемен;тов И, элемент ИЛИ и инвертер, причем ; первый вход первого дополнительного элемента И подключен к единичному выходу триггера первого разр да, второй входк единичному выходу триггера третьего разр да, выход первого дополнительного элемента И подключён к первому входу дополнительного элемента ИЛИ, ко второму входу которого подключен выход три гера четвертого разр да, а к третьему вх ду ВЫХО1 второго дополнительного элемента И, входы которого соединены с единичными выходами триггеров второго и третьего разр дов, выход дополнительного элемента ИЛИ через инвертор подключен к первому входу третьего дополнительного элемента И, ко второму входу второго подключена щина сдвига, а его выход соединен с первыми и вторыми элементами |И первого, второгои третьего разр дов, щина сдвига подключена к первым входам четвертого, п того, щестого и седьмого дополнительных элементов И, ко второму и третьему входам четвертого дополнительjHoro элемента И подключэны единичный |выход триггера первого разр да и выход jBToporo дополнительного элемента И, а четвертого дополнительного элемента I И соединен со вторым входом второго эл&I мента ИЛИ первого разр да, ко второму и rpeTbeiviy входам- п того дополнительного | элемента И подключены нулевой выход три-, ггера первого разр да и единичный выход триггера четвертого разр да, а выход п того дополнительного элемента И подключен ко вторым входам первого элемента ИЛИ первого и второго разр дов и ко второму входу второго элемента ИЛИ третьего разр да , ко второму и третьему входам шёегого дополнительного элемента И подключены выход второго дополнительного элемента И и нулевой выход триггера первого разр да , выход шестого дополнительного элемента И подключен ко второму входу второго элемента И ЛИ второго разр да, ко второму и третьему входу седьмого дополнительнее го элемента И подключены выходы первого дополнительного элемента И и нулевой выходFor this, the proposed converter contains seven additional AND elements, an OR element and an inverter, with the first input of the first additional element AND being connected to the unit output of the first discharge trigger, the second input To the unit output of the third order trigger, connected to the first input of an additional OR element, to the second input of which is connected the output of the fourth digit of the right bit, and to the third - the output of the additional additional element AND, the JKOTOporo inputs are connected to a single the outputs of the second and third bit triggers, the output of an additional element OR is connected via the inverter to the first input of the third additional element I. To the second input of which the shear bus is connected, and its output is connected to the first and second elements of the first and second bits The shear bus is connected to the first inputs of the fourth, and 7th and 7th additional elements, And, to the second and third inputs of the 4th and 4th additional element, the first output of the first discharge trigger and the second output are connected. An additional element And, and the output of the fourth additional element And is connected to the second input of the second element OR of the first bit, to the second and third inputs of the fifth additional element And the zero output of the first bit trigger and the unit output of the fourth bit are connected, and the output n of that additional element AND is connected to the second inputs of the first element OR of the first and second series and to the second input of the second element OR of the third bit, to the second and third inputs of the sixth additional element nta AND connected the output of the second additional element And the zero output of the trigger of the first bit, the output of the sixth additional element AND connected to the second input of the second element OR the second bit, to the second and third input of the seventh additional element AND Connected the outputs of the first additional element And zero output trigger of the second bit, and the output of the seventh additional AND element is connected to the third input of the second element OR the second bit. The drawing shows one tetrad of the proposed converter. In the drawing, the following notations are accepted: 1-4 - triggers of the first, second, third and fourth bits of the firsttrade, 5-8 are the first delay elements of the first, second, third and fourth ranks of the tetrad, 9-12 are the second elements of the display of the first, the second, third and fourth bits are happy, 13-15 are the first elements of the first second and third bits, 16-18 are the second elements of the first, second and third bits, 19-2O are the first elements of OR of the first and second bits, 21-23 - the second elements OR of the first, second and third bits, 24-25 - vents (elements And), 26-32 - the first, second, third, fourth, fifth, sixth and seventh additional elements And, 33 additional element OR, 34 - Inverter and 35 - shear bus. In the initial state, all triggers of the tetad are in the zero state. In the process of converting, the trigger of the first bit of 1 tetrad of units is received by the aphase code successively in time the binary bits of the number being converted, starting with the highest bit. The arrival of a signal of a sentinel bit of 35 to the tetra input, depending on its content, results in a shift of the tetrad code towards the old bits or setting in the tetrad of a split code with the generation of a transfer arriving with a paraphase code to the input of the next highest tetrad. The transfer signal P is generated in accordance with the following logical expression: P. - value in the resolution of 1V 3 4 dah tetrads at the time of arrival of the signal on the shear bus. The appearance of the signal at the output of the element OR 33 provides, through elements 34 and 28, blocking the arrival of a signal from the shift bus of the tetrad bit. If in tetra a L 1, elements 27, 29, 1 2 3 3 21 and Yu are provided with transfer of trigger 2 to zero state, if a L a L a 1 o 1, along the chain of elements 27, 31, 22, 11 dry & setting zero value in trigger 3. If in the tetrade a L and L, the chain of elements 26, 32, 22, 11 is set to zero in trigger 3, if a 1, the chain of elements 14, 12 is set the zero value in trigger 4, and in triggers 2 and 3 according to the signal from the output of element 27 in chains of elements 19.6 and -. Thus, when the shift signal is received in the tetrade, a shift will be provided if it contains a code not exceeding 4. IF there is one in the tetrad at the time of cpBitra. the older bits of the tetrade will be set to one of the LLC, ОО1, О1О, 011, 10О codes, respectively. In the junior category, the notebook always sets the value entered at its input. The table shows the sequence of values in the tetrads of the converter when translating into the decimal binary code. DETAILED DESCRIPTION OF THE INVENTION Binary code to decimal converter containing a tetrad, each bit of which contains a trigger, the inputs of which are connected respectively to two delay elements, the inputs of which in the first discharge are connected to the outputs of two corresponding gates, the first inputs of which are combined and connected to the splint shift, and the second inputs are connected to two input buses, and in the first, second and third bits a single output of the trigger through the corresponding first element AND the first element OR is connected to the input of the first the delay element, the output of which is connected to the single trigger input of the subsequent bit, the zero trigger outputs of each of the specified iHbix bits through the second AND element and the second OR element are connected to the input of the second delay element, the output of which is connected to the zero input of the subsequent bit trigger, The other inputs of the first and second elements And are interconnected between themselves, characterized by the fact that, in order to increase the 1 st action, it contains seven additional elements, and, the OR element and the inverter, and; the first input of the first additional element AND is connected to the unit output of the first-stage trigger, the second input to the unit output of the third-stage trigger, the output of the first additional element AND is connected to the first input of the additional element OR, the second input of which has the output of the third threeth digit four, and to the third input OUTO1 of the second additional element I, the inputs of which are connected to the single outputs of the second and third discharge triggers, the output of the additional element OR is connected via an inverter To the first input of the third additional element is And, to the second input of the second is connected to the shear, and its output is connected to the first and second elements | And the first, second and third bits, the shear is connected to the first inputs of the fourth, fifth, second and seventh additional elements And, to the second and third inputs of the fourth additional element AND connect the single | trigger output of the first discharge and the output jBToporo of the additional element AND, and the fourth additional element I And connected to the second input of the second electric & I OR of the first bit, to the second and rpeTbeiviy inputs of that additional | the AND element is connected to the zero output of the tri-, the first-stage shooter, and the single output of the fourth-digit trigger, and the output of the fifth additional AND element is connected to the second inputs of the first OR element of the first and second bits and to the second input of the second OR element of the third bit, The second and third inputs of the second additional element And the zero output of the first discharge trigger, the output of the sixth additional element And are connected to the second input of the second element AND LI Vto the second and third inputs of the seventh additional element AND are connected to the outputs of the first additional element AND and zero output триммера второго разр да, а выход седьмого дополнительного элемента И подключенsecond bit trimmer, and the output of the seventh additional element And connected к третьему входу второго элеменча ИЛИ второго разр да.to the third input of the second element OR the second bit.
SU1940450A 1973-06-27 1973-06-27 Binary to decimal converter SU504200A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU1940450A SU504200A1 (en) 1973-06-27 1973-06-27 Binary to decimal converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU1940450A SU504200A1 (en) 1973-06-27 1973-06-27 Binary to decimal converter

Publications (1)

Publication Number Publication Date
SU504200A1 true SU504200A1 (en) 1976-02-25

Family

ID=20558934

Family Applications (1)

Application Number Title Priority Date Filing Date
SU1940450A SU504200A1 (en) 1973-06-27 1973-06-27 Binary to decimal converter

Country Status (1)

Country Link
SU (1) SU504200A1 (en)

Similar Documents

Publication Publication Date Title
US3588461A (en) Counter for electrical pulses
SU504200A1 (en) Binary to decimal converter
US3200339A (en) Binary pulse counter for radices 2x+1 where x is any integer
GB867191A (en) Improvements in apparatus for converting data in a first number system to one in a different number system, and more particularly for binary to decimal conversion, and vice versa
SU409221A1 (en) PROBABLE SUMMER OF PARALLEL TYPE
SU486314A1 (en) Binary to binary converter
SU404077A1 (en) CONVERTER OF THE RIGHT BINARY-DECIMAL CRUSHES TO BINARY CRACKS
SU884151A1 (en) Pulse counter
SU1388995A1 (en) Device for converting binary numbers to binary decimal numbers and backwards
US3684878A (en) Bcd to binary converter
US3310800A (en) System for converting a decimal fraction of a degree to minutes
SU408306A1 (en) Read device
SU421120A1 (en) TRANSFORMER OF TEMPORARY INTERVALS TO BINARY CODE
RU2248094C2 (en) Device for transforming numbers from decimal to binary notation scale
SU363119A1 (en) REGISTER OF SHIFT
US3505675A (en) Converter for binary and binary-coded decimal numbers
SU647693A1 (en) Time-to-probability converter
SU1425846A1 (en) Code converter
SU491129A1 (en) Device for raising binary numbers to the third degree
SU432487A1 (en) CONVERTER BINDING-DECIMAL CODE TO UNITARY CODE
SU494744A1 (en) Binary decimal to binary converter
SU407427A1 (en) VPTB
SU590727A1 (en) Binary-decimal to decimal code converter
SU131973A1 (en) Method for converting integers specified in binary number system into decimal numbers
SU437079A1 (en) Device for multiplying probability functions