Изобретение относитс к импульсной технике и может найти применение в устройствах обработки чиело-импуль ной, информации.. Известен цифро-частотный умножитель , содержащий на выходе двоичного умножител дополнительный делитель, причем входное число умножаетс на соответствующее число С1 Т Недостатком этого устройства вл етс низкое быстродействие. Наиболее близким по технической сущности к цредлагаемому вл етс устройство, содержащее регистр управ л ющего числа, счётчик импульсов и логический блок, причем пр мые выход регистра управл ющего числа подключе ны к первым входам логического блока ко вторым входам которого подключены пр мые выходы счетчика импульсов 2 J Логический блок может быть реализован на импульснр-потенциальных эле мента.х, . выходы которых объединены элементом ИЛИ, либо, например, с использованием тернарной логики. Недостатком известного устройства вл етс высока погрешность. Цель изобретени - повышение точности цифро-частотного умножител . Поставленна цель достигаетс тем, что в устройство, содержащее регистр управл ющего числа, Счетчик импульсов и логический блок, состо щий , например/ из группы импульснопотенциальных элементов И, выходы которых объединены элементом ИЛИ, причем пр мые выходы регистра управл ющего . числа подключ эны к первым входам логического блока, к вторьлл входам которого подключена пр мые выходы счетчика импульсов, введены инвертор, первый, второй и третий элементы И, элемент ИЛИ, триггер и дополнительный логический блок, состо щий из группы элементов И, выходы которых объединены элементом ИЛИ, причем первые входы элементов И дополнительного логического блока соединены с пр мыми выходами соответствующих разр дов счетчика импульсов, вторые входы - с пр мыми выходами соответствующих разр дов регистра управл ницего числа, остальные входы с инв1ерсными выходами всех пре,цылущих младших разр дов регистра управл ющего числа, а выход элемента ИЛИ дополнительного логического блока подключен к входу Инвертора и первом входу первого элемента И, второй вход которого подключен к выходу логического блока и первому входу второго элемента И, второй вход которого подключен к выходу инвертора, а выход - к первому входу элемента ИЛИ второй вход которого подключен к выходу третьего элемента И и к перво му входу триггера, второй вход которого соединен с выходом первого элемента И, а выход - с первым входом третьего элемента И, второй вход которого соединен с входом счетчика импульсов. На чертеже показана структурна схема устройства. Устройство содержит логический блок 1, счетчик 2 импульсов, регистр 3 управл ющего числа, дополнительный логический блок 4, инвертор 5, первый б, второй 7 и третий 8 элементы И, элемент ИЛИ 9, триггер 10, причем логический блок 1 может быть выполнен , например, на импульсно-потенциальных элементах И ll-lfll-P и элементах ИЛИ 12, а дополнительный логический блok 4 содержит элементы И 13-lfl3-(P-l и элемент ИЛИ 14. Устройство работает следующим образом . Перед.началом работы в регистре 3 хранитс код управл ющего числа, -а счетчик 2 находитс в нулевом состо нии . . j. Допустим, что в регистре 3 записан такой код, что в самом младшем разр де присутствует логическа 1, т.е. BQ 1. На вход счетчика 2 начинают поступать импульса числа X. Поскольку все элементы И блока 4 до поступлени количества импульсов X 2 закрыты, то ус тройство работает таким образом, что импульсы через элементы ll-lfll-P и 12, открытый элемент 7 и элемент ИЛИ 8 поступают на выход устройства. После поступлени числа импульсов X 2 элемент 13-1 блока 4 открываетс , элемент 7 закрываетс сигналом элемента 5, поступающим от элемента 14, а импульсы с выхода блока I поступают через открытый элемент 6 на счетный вход триггера 10. КажД5ЛЙ ВЫХОДНОЙ импульс блока 1, по вившийс на К-м входном импульсе числа X, проходит на выход устройства через элемент 9 на следукадем (К+1)-м импульсе. Эта задержка на один такт входного числа X осуществл етс при помощи триггера 10 и элемента 8. Если .же в регистре 3 будет записано также число, что Ъд - т° при тех значе ни х X, когда триггер Р-2 разр да счетчика 2 будет находитьс в единичном положении, элемент 13-2 блока 4 будет открыт и импульсы с выхода элемента 12 будут задерживатьс на один такт входного числа с помс дью строб-импульса, вырабатываемого цепью элементов 14,6, триггера 10 и элемента 8, В предлагаемом цифро-частотном умножителе достигнуто уменьшение максимальной погрешности по сравнению с известным в качестве которого прин ты серийно выпускаемые микросхемы К 155ИЕ8. Экспериментальные исследовани показывают, что дл шеетираэр дного цифро-частотного умножител значение максимальной погрешности составл ет 0,890625, в то врем как в известном - 1,390625.The invention relates to a pulse technique and can be used in processing units for chill-pulsed information. A digital-frequency multiplier is known that contains an additional divider at the output of the binary multiplier, the input number being multiplied by the corresponding number C1 T The disadvantage of this device is low speed . The closest in technical essence to the proposed clause is a device containing a control number register, a pulse counter and a logic unit, with the direct output of the control number register being connected to the first inputs of the logic block to the second inputs of which the direct outputs of the pulse counter 2 are connected. J A logical block can be implemented on a pulse potential element. X ,. the outputs of which are combined by the OR element, or, for example, using ternary logic. A disadvantage of the known device is a high error. The purpose of the invention is to improve the accuracy of the digital-frequency multiplier. The goal is achieved by the fact that the device contains a control number register, a pulse counter and a logic unit consisting, for example, of a group of AND-type pulse-potential elements, whose outputs are combined by an OR element, and the direct outputs of the control register. The numbers of the switches to the first inputs of the logic block, to the second inputs of which the direct outputs of the pulse counter are connected, are entered the inverter, the first, second and third elements AND, the element OR, the trigger and the additional logic block consisting of a group of elements AND, the outputs of which are combined element OR, the first inputs of the elements AND of the additional logic block are connected to the direct outputs of the corresponding bits of the pulse counter, the second inputs are connected to the direct outputs of the corresponding bits of the register of the control number, The main inputs with the inverter outputs of all pre-sent low-order bits of the control number register, and the output of the OR element of the additional logic block are connected to the input of the Inverter and the first input of the first And element, the second input of which is connected to the output of the logical block and the first input of the second And element, The second input of which is connected to the inverter, and the output to the first input of the element OR the second input of which is connected to the output of the third element I and to the first input of the trigger, the second input of which is connected to the output of the first el ment And, while the output - to the first input of the third AND gate, a second input coupled to the input of the pulse counter. The drawing shows a block diagram of the device. The device contains logic block 1, pulse counter 2, control number register 3, additional logic block 4, inverter 5, first b, second 7 and third 8 AND elements, OR 9 element, trigger 10, and logical block 1 can be executed, for example, on pulse-potential elements AND ll-lfll-P and elements OR 12, and additional logical block 4 contains elements AND 13-lfl3- (Pl and element OR 14. The device works as follows. Before starting the operation, register 3 is stored control number code, -a counter 2 is in the zero state .. j. Suppose that in register 3 such a code is written that at the least significant bit there is a logical 1, i.e. BQ 1. At the input of counter 2, pulses of the number X begin to arrive. Since all elements AND of block 4 before the arrival of the number of pulses X 2 are closed , then the device operates in such a way that the pulses through the elements ll-lfll-P and 12, the open element 7 and the element OR 8 arrive at the output of the device. After the number of pulses X 2 arrives, the element 13-1 of block 4 opens, element 7 closes with a signal element 5, coming from element 14, and the pulses from the output of bl I get through the open element 6 to the counting input of the trigger 10. Each ejector pulse of block 1, which appeared on the Kth input pulse of X, passes to the output of the device through element 9 on the next (K + 1) -th pulse. This delay for one clock cycle of the input number X is carried out using the trigger 10 and the element 8. If the register in register 3 also contains the number that bd is m ° for those values of x when the trigger P-2 is counter 2 will be in the unit position, element 13-2 of block 4 will be opened and the pulses from the output of element 12 will be delayed by one clock cycle of the input number with the gate pulse generated by the circuit of elements 14.6, trigger 10 and element 8, in the proposed digital -frequency multiplier reduced maximum error in comparison commercially available K 155IE8 chips. Experimental studies show that for a lateral digital-frequency multiplier the maximum error is 0.890625, while in the well-known one it is 1.390625.
Необходимо отметить, что в предлагаемом устройстве достигнуто также уменьшение значений максимальной погрешности при любом возможном значении управл ницего кода и уменьшение погрешности внутри каждого циклаIt should be noted that the proposed device also achieved a decrease in the values of the maximum error for any possible value of the control code and a decrease in the error within each cycle
умножени . Эти обсто тельства .очень важны при построении число-импульс- ; ных функциональных преобразователей, значени управл кицего кода в которых могут и не включать те числа, при которых возникает максимальна абсо .лютна погрешность. Таким образом, в предлагаемом цифро-частотном умножителе достигнуто улучшение точностных характеристик в целом .multiply. These circumstances are very important in the construction of number-impulse; functional converters, the control code values in which may not include the numbers at which the maximum absolute error occurs. Thus, in the proposed digital-frequency multiplier, the improvement of the accuracy characteristics in general has been achieved.