Claims (2)
блока пам ти, первый выход которого соединен с вторым в;ходом буферного регистра , второй выход - с входом счеть. чика микрокоманд,ваходы счетчика микрокомард через первый адемент И соединены с первым входом второго элемента И, выходом соединенного с вторыми входами элементов И второй группы, третий BJЬIXoд первого блока пам ти подключен к первому входу ечетчнка адреса, выходкоторого через второй дешифратор соединен с входом второго блока пам ти, первый эыход последнего вл етс выходом устройства , а второй выход соединен с вторым входом счетчика микрокоманд и вторым входом счетчика адреса, вход новки нул которого соединен с BTOIM IM входом пепвого децщ ратора, входом установки нул буферного регистра и выходом третьего элемента И. При этом первый вход третьего элемента И соединен с выходом первого элемента И и через элемент НЕ с первым входом четвертого элемента И, второй вход второ1х эл мрнта И соединен через элемент задержки с вторым входом гретьегх) элемента И и выходом второго элемента задержки, вход которого подключен к выходу генератора тактовых импульсов и второму входу четвертогЬ элемента И, выходом соединенного с вторым входом второго дешифратора, четвертый выход первого блока пам ти соединен с входом установки нул регистр ра адреса, второй вход которого вл етс входом кода бпёраций устройства, первые входы элементов И первой группы вл ютс входами логических условий устройства 2 . Недостатком этого устройства вл ет с низка экономичность, обусловленна значительной разр дностью слов второго блока пам ти, в котором хран тс операционные части микрокоманд.. Разр дность второго блока пам ти Пд, определ етс следующим выражением: ,; где h. - разр дность ttona операционной части, задающего сигналы микроопераций управлени ; h - разр дность пол операционной части, задающего коды провер емых логических усло „ Задание в слове второго блока пам ти кода логических условий приводит к снижению .гибкости микропрограммировани и ограничению мощности микрокоманд, определ емой количеством микроопераций управлени , задаваемых в одной микрокоман де.. Кроме, того, моди4йкаци алгоритмов работы устройства (микропрограмм) можёт потребовать, чтобы при наборе микроопераций управлени провер лись другие логические услови / этом случае в данном устройстве кроме смены первого блока пам ти задающегю ащюса требуетс замена и второго (операционного ) блока пам ти. Это снижает гибкост устройства, приспособлещюсть к модернизайии , ухудща тем самым его эксплуатаЮгонные качества. Целью изобретени вл етс повышени гибкости и уменьшение аппаратурных затрат . Поставленна цель достигаетс тем, что устройство дополнительно содержит дешифратор логических условий и регистр логических условий, вход установки в eyjib кртбрс(го oeдинeн с выходом третье го элемента И, 1нф0рманионный вход - с ВЫХОДОМ дешифратора логических условий, при этом входы последнего соединены с вторым и третьим выходами первого блока пам ти, выходы регистра логических условий соединены с вторыми входами элементов И первой группы. На чертеже представлена блок-схема устройства, которое содержит дешифра тор 1 логических условий, регистр 2 логических условий, первую группу элементов И 3, буферный регистр 4, вторую группу элементов И 5, регистр 6 адреса, дешифратор 7, блок пам ти 8, счетчик-. 9 микрокоманд, элементы 10-13; генератор 14 тактовых импульсов, элементы задержки 15 и 16, элемент НЕ 17, счетчик 18 адреса, дешифратор 19, блок пам ти 20. Сущность изобретени состоит в осуществлении идентификации провер емых логических условий по адресу первой микрокоманды и количеству микрокоманд и текущей последовательности. Знание этих двух признаков позвол ет однозначно определить услови , которые должны провер тьс при реализации данной последовательности микрокоманд. Соединение второго и третьего выходов блока пам ти с входами дешифратора логических условий позвол ет сформиро- вать признак логических условий.на основании анализа сочетани кодов адреса первой микрокоманды и количества микрокоманд в последовательности. Соединение выходов дешифратора с входами регист ра логических условий предназначено дл передачи признака логических условий на регистр логических .условий. Регистр логических условий запоминает указанный признак на врем реализации данной последовательности микрокоманд и передает его дл анализа выполнени на входы элементов И первой группы. Соединение входа установки нул регистра логических условий с выхода третьего элемента И предназначено дл установки в нуль регистра логических условий перед считыванием новой микрокоманды из первого блока пам ти. В первом блоке пам ти устройства запоминаетс адрес операционной части первой микрюкоманды текущей последовательности, косвенный адрес первой микрокоманды следу- ющей последовательности и количество микрокоманд в текущей последовательности . Один разр д микрокоманды из блока ггам ти по четвертому выходу осз-ществл ет сброс регистра адреса. Во втором блоке пам ти записаны опе рационные части микрокоманд, которые могут выбиратьс в любой последователь кости и выполн ютс подр д в количестве задаваемом микрокомандой из первого блока пам ти. Один разр д из второго блока пам ти осуществл ет прибавление единицы к содержимому счетчика адреса второго блока пам ти и вычитание из счетчика микрокоманд. Введение регистра и дешифратора логических условий, .а также указанных св зей позвол ет сократить разр дность микрокомавиы, повысить такие эксплуатационные качества микропрограммного устройства управлени , как гибкость и приспособленность к модернизации. Устройство работает следующим образом , В исходном состо нии все элементы пам ти наход тс в нулевом состо щий. Код операции лрступает на второй вхо регистра 6 адреса и задает адрес соотве ствующей чейки в блоке пам ти 8. I Генератор 14 через элемент задержки 15 и элемент И 12 при разрешени с элемента И 10 (при показании счетчика 9 микрокоманд, равном нулю) производит установку в нуль счетчика 18 адреса буферного регистра 4, регистра 2 логических условий и, кроме того, произво д т пуск дешифратора 7. Тем самым считываетс соответствующее слово из блока 8. С первого выхода блока 8 в буферный регистр записываетс косвенный адрес первой микрокоманды следующей последовательности , С второго выхода блока 8 в счетчик 9 микрокоманд записываетс код количества микрокоманд в текущей после .довательнОсти. С третьего выхода блока 8 в счетчик 18 адреса записываетс адрес первой микрокоманды теку Шей последовательности . Одновременно сигналы с второго и третьего выходов блока 8 поступают на входы дешифратора 1, который формирует признак логических условий, провер емых при реализации данной последовательности микрокоманд, и записывает его в регистр 2 логических условий Сигнал с четвертого выхода блока 8 уста навливает регистр 6 адреса в нуль. После считывани из блока 8 импульс генератора. 14 через элементы задержки 15 и 16, элемент И 11 и вторую групп элементов И 5 передает адрес из буферного регистра 4 на регистр адреса. Поскольку после считывани из блока б и записи в счетчик 9 микрокоманд кода количества микрокоманд Показание счетчика 9 уже не равно нулю, то выход ным сигналом элемента И 10 «iepes але. мент НЕ 17 открываетс элемент И 13. Следующий импульс генератора 14 зб пускает дешифратор 19 и в соответствии с адресом на счетчике 18 из ,блока пам ти 20 считываетс перва М1жрок6ман да. С первого выхода блока 2 О считываютс сигналы микроопераций управлени , а с второго выхода - единичный сигнал. Этим сигналом осуществл етс увеличение (уменьшение) на единицу содержимого счетчика 18 адреса (счетчика 9 микрокоманд). Бели при этом показани счетчика микрокоманд отличны от нул , то следую щий импульс генератора 1 4 снова запускает через элемент И 13 дешифратор 19 и аналогично считываетс мшсрокоманда из блока 20. Если же пока-, зани счетчика микрокоманд равны нулю, то импульс генератора14 через элементы гдержки 15 и 16 передает адрес из буферного регистра 4 через группу элементов И 5 в регистр 6 адреса. Тем самым подготавливаетс считывание из блока 8. При показании счетчика микрокоманд, равном нулю, следующий импульс генератора 14 через элемент задержки 15 и; элемент И 12 устанавливает в нунь счет чик 18 адреса, регистр 2 логических условий и буферный регистр 4 и осуществл ет пуск дешифратора 7. При этом считы ваетс микрокоманда из блока 8 и работа устройства осуществл етс аналогично описанному выше. Дл проведени условных переходов на входы группы элементов И 3 подключень выходы регистра,логических условий, сигналы свыходов которого опрашивают соответствующие логические услови , поступающие в процессе функционировани устройства на входы 21 элемента И первойгруппы . Сигналы с выходов элементов И первой группы измен ют адрес на буферном регистре 4. Использование новых элементов - дешифратора и регистра логических условий позвол ет уменьшить аппаратурные затраты йа уртройстгео, что обусловлено снижением разр дности блока пам ти операционных микрокоманд. Разр дность второго блока пам ти И 2 .определ етс следующим выражением: В устройстве все разр ды слова, кроме одного, могут быть испопьзораны в . . 7 --.,-.-.....-..-...,..... , качестве упрйвл юашх, что способствует повышению гибкости микропрограммированй й и мощности операШюнных микрокоманд .; Кроме гогчэ, устройство имеет более высойие эксплуатационные характеристики за счет лучшей приспособленности к модернизации и большей гибкости. Формула изобретени Микропрограммное устройство управлени ; содержащее первую труппу эле-1 ментов И, выходы которых соединены с первыми входами буферного регисГрй, вы ™ШЗДййГШ%)5тёйнб1 д1C первй элементов И второй группы, выходы которык соединены с пё рвыми, входами регистра адреса, причем выход регистра адреса подключен к первому nepekjго дешифратора, выходом соединённого с адресным вз ;одом первого блока пам ти, первый выход которого соединен с вторым входом .буферного i регистра, второй }fXftt Viit рокоманд, выходы которого через первый элемент И соединены с первым входом 1(Торог) Элемента И, бй эдбм CoeflEf|tH№ го с вторыми входами элементов И второ группь, третий выход первого блока пам ти по арключен к первому входу счётчика 1адр1еса,вы:йод к6т6ро1 ёрЪ ; вто шифратор соединен с входом второго блока пам ти, первый выход которотчэ вл етс выходом устройства, а втЪрой выхо Ш|ЙШШё;вТбры1М входом счетчика мин: рокоманд и вторым входом , мЬд у соединен с вторым входом первого дешифраi8 тора, входом установки 1гул буферного регистра и выходом третьего элемента И, первый вход которого подключен к выходу первого элемента И и через элемент НЕ к первому входу четвертого элемента И, при Э.ТОМ второй вход второго элемента И соединен через элемент задержки с вторым входом третьего элемента И и выходом второго элемента задержки, вхой которого подключен к выходу генератора тактовых импульсов и второму входу четвертого элемента И, выходом соединенного с BTOptfM Входом второго дешифратора , четвертый выход первого блока пам ти соединен с входом установки нул регистра адреса, второй вход которого вл етс входом кода операций устройства , первые входы элементов И первой fpyrtnibiv вл ютс входами логических условий устройства, отпичаюшее с тем, что, с целью повышени гибкортй и уменьшени аппаратурных затрат, оно дополнительно содержит дешифратор логических условий и регистр логических условий, установки в нуль которого соединен сВЫХОДОМ третьего элемента И, информационный вход - с выходом де-. шифратора пбгичёских условий, входы которого соёдйнёнЬ с вторым и третьим выходами первого блока пам ти, при этом выходы регистра логических условий соеЙйнеш свторыми входами элементов И первой групйы. ,.:. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 43707Й, кл. Q 06 F 9/12, 1974. the memory block, the first output of which is connected to the second in; the buffer register, the second output - to the input of the account. A microchip ticker, a micro-smart counter's input through the first A terminal and connected to the first input of the second element, And an output connected to the second inputs of the AND elements of the second group, the third BJIXIX of the first memory block connected to the first input of an address cache, which through the second decoder is connected to the input of the second block the memory, the first output of the last one is the output of the device, and the second output is connected to the second input of the micro-command counter and the second input of the address counter, the zero input of which is connected to the BTOIM IM input This is the first input of the third element I connected to the output of the first element I and through the element NOT to the first input of the fourth element I, the second input to the second element of the second the input of the Greek input element And the output of the second delay element, the input of which is connected to the output of the clock pulse generator and the second input of the fourth AND element, the output connected to the second input of the second decoder, the fourth output of the first th memory block is connected to the input of register ra Fitting zero address, a second input of which is input the code bporatsy device, first inputs of AND gates of the first group are input unit 2 logical conditions. A disadvantage of this device is its low efficiency, due to the considerable word depth of the second memory block, in which the operating parts of micro-instructions are stored. The bit width of the second memory block is defined by the following expression:,; where h. - the ttona size of the operating part, which specifies the signals of micro-operations of control; h is the field width of the operating part specifying the codes of the logical conditions to be checked. Setting the logical conditions code in a word of the second memory block reduces the flexibility of the microprogramming and limits the power of microcommands determined by the number of microoperations specified in one micro-operator .. In addition to In addition, modifying the operation algorithms of the device (firmware) may require that, when recruiting micro-operations, other logical conditions are checked in this case except for shifts in this device The replacement of the second (operational) memory block is required for the first memory block of the master asyus. This reduces the flexibility of the device, the adaptability to modernize, thereby worsening its performance. The aim of the invention is to increase flexibility and reduce hardware costs. The goal is achieved by the fact that the device additionally contains a logical conditions decoder and a register of logical conditions, the input of the installation in eyjib krtbrs (combined with the output of the third element I, 1n00pathonic input - with the OUTPUT of the decoder logical conditions, while the inputs of the latter are connected to the second and third the outputs of the first memory block, the outputs of the register of logical conditions are connected to the second inputs of the elements of the first group I. The drawing shows a block diagram of a device that contains a decoder 1 of logical conditions, gistr 2 logical conditions, the first group of elements And 3, the buffer register 4, the second group of elements And 5, the address register 6, the decoder 7, the memory block 8, the counter - 9 microinstructions, elements 10-13; the generator 14 clock pulses, elements delays 15 and 16, the element NOT 17, the counter 18 of the address, the decoder 19, the memory block 20. The essence of the invention is to identify the checked logical conditions at the address of the first microcommand and the number of microcommands and the current sequence. Knowledge of these two features makes it possible to unambiguously determine the conditions that must be checked when implementing this sequence of microinstructions. The combination of the second and third outputs of the memory unit with the inputs of the logical conditions decoder allows the formation of an indication of the logical conditions. Based on the analysis of the combination of the address codes of the first microcommand and the number of microcommands in the sequence. The connection of the outputs of the decoder to the inputs of the register of logical conditions is intended to transfer the indication of logical conditions to the register of logical conditions. The register of logical conditions memorizes the specified sign for the time of the implementation of this sequence of microcommands and transmits it for the analysis of execution to the inputs of the AND elements of the first group. The connection of the input of setting the zero register of logical conditions from the output of the third element I is intended to set the register of logical conditions to zero before reading the new microcommand from the first memory block. In the first memory block of the device, the address of the operating part of the first micro-command of the current sequence, the indirect address of the first micro-command of the next sequence, and the number of micro-commands in the current sequence are stored. One bit of the microcommand from the gamble block at the fourth output makes it possible to reset the address register. In the second block of memory, operative parts of microcommands are recorded that can be selected in any sequence of bones and are performed in an order in the quantity specified by the microcommand from the first memory block. One bit from the second memory block adds the unit of the address of the second memory block to the contents of the counter and subtracts microcommands from the counter. The introduction of a register and a descrambler of logical conditions, as well as the aforementioned connections, allows reducing the microcomputer's resolution and enhancing the performance of the microprogrammed control device, such as flexibility and adaptability to modernization. The device operates as follows. In the initial state, all the memory elements are in the zero state. The operation code is assigned to the second input register 6 of the address and sets the address of the corresponding cell in the memory block 8. I Generator 14 through delay element 15 and element 12 when resolving from element 10 and (when the counter 9 microcommands are equal to zero) sets The counter 18 of the address of the buffer register 4, the register 2 of the logical conditions and, in addition, the decoder 7 are started. The corresponding word from block 8 is read out. From the first output of block 8, the indirect address of the first microcommand of the next n is written to the buffer register Consequently, from the second output unit 8 to the counter 9 microinstruction code number is recorded in the current microinstruction after .dovatelnOsti. From the third output of block 8, the address of the first microcommand of the current sequence is written to the address counter 18. At the same time, the signals from the second and third outputs of block 8 are fed to the inputs of the decoder 1, which forms a sign of the logical conditions checked when implementing this sequence of microcommands, and writes it to the register 2 of logical conditions. The signal from the fourth output of block 8 sets the address register 6 to zero . After reading from block 8, a generator pulse. 14 through delay elements 15 and 16, element 11 and the second group of elements 5 transfer the address from buffer register 4 to the address register. Since after reading from the block b and writing to the counter 9 micro-commands the code of the number of micro-commands Counter 9 is no longer equal to zero, the output signal of the And 10 element is “iepes ale. HE 17 opens element 13. The next pulse of the 14-bp generator starts the decoder 19 and, in accordance with the address on the counter 18, the first memory card 20 is read. From the first output of the 2 O block, signals of micro-operations of control are read, and from the second output - a single signal. This signal is used to increase (decrease) per unit content of the address counter 18 (micro 9 command counter). If the micro-instructions counter reads different from zero, the next generator pulse 1 4 starts up again through the AND 13 element decoder 19 and the command from block 20 reads similarly. If the indicator of the micro-commands counter is zero, then the generator pulse 14 is supported 15 and 16 transfers the address from the buffer register 4 through the group of elements AND 5 to the address register 6. Thereby, a reading from block 8 is prepared. When the micro-command counter is zero, the next pulse of the generator 14 through the delay element 15 and; element 12 sets to nun an address counter 18, a register of logical conditions 2 and a buffer register 4 and starts the decoder 7. In this case, the microcommand from block 8 is read and the device operates in the same way as described above. To carry out conditional transitions to the inputs of a group of elements And 3 connect the outputs of the register, the logical conditions, the signals of the outputs of which interrogate the corresponding logical conditions received during the operation of the device to the inputs 21 of the elements AND of the first group. The signals from the outputs of elements AND of the first group change the address on the buffer register 4. The use of new elements — a decoder and a register of logical conditions — makes it possible to reduce the hardware costs of the device, which is caused by a decrease in the memory block size of the operating microcommands. The bit size of the second memory block AND 2 is determined by the following expression: In a device, all bits of a word, except one, can be used in. . 7 -., -.-.....-..-..., ....., the quality of upravl uashh, which contributes to increasing the flexibility of the microprogramming and the power of the operative micro-commands; In addition to gogche, the device has a higher operational performance due to better adaptability to modernization and greater flexibility. Invention Formulation firmware; containing the first troupe of E-1 cops And, whose outputs are connected to the first inputs of the buffer register, you are BHD%) 5) Tyneb1 d1C of the first element And the second group, whose outputs are connected to the first, inputs of the address register, and the output of the address register is connected to the first nepekjgo the decoder output connected to the address gate; the ode of the first memory block, the first output of which is connected to the second input of the buffer i register, the second} fXftt Viit rokomand, the outputs of which through the first element I are connected to the first input 1 (TOROG) of the Element I, by Edbm CoeflEf | tH№th with the second inputs of the elements And the second group, the third output of the first memory block by the switch to the first input of the 1adr counter, you: iodine 6-6; 1; The second encoder is connected to the input of the second memory block, the first output is the output of the device, and the output is W | Ш Ш ё; Т T1M, the input of the min: rocomand input and the second input, i r y is connected to the second input of the first decryption module, the input of the 1-buffer buffer register and the output of the third element And, the first input of which is connected to the output of the first element And and through the element NOT to the first input of the fourth element And, at THOM the second input of the second element And is connected through the delay element to the second input of the third element And and output The second delay element, which is connected to the output of the clock generator and the second input of the fourth And element, is connected to the BTOptfM input of the second decoder, the fourth output of the first memory block is connected to the input of the zero register address, the second input of which is the operation code input the devices, the first inputs of the elements And the first fpyrtnibiv are the inputs of the logical conditions of the device, which is so that, in order to increase the flexibility and reduce the hardware costs, it additionally contains t decoder logic conditions and register the logical conditions, the installation of which is connected to zero sVYHODOM third AND gate, an information input - with the output of de. the encoder of the pbgic conditions, whose inputs are connected with the second and third outputs of the first memory block, while the outputs of the register of logical conditions are connected with the second inputs of the elements AND of the first group. .:. Sources of information taken into account in the examination 1. USSR author's certificate number 43707Y, cl. Q 06 F 9/12, 1974.
2.Авторское свидетельство СССР № 482744, кл. Q 06 F 9/16, 1975 (прототип).2. USSR author's certificate number 482744, cl. Q 06 F 9/16, 1975 (prototype).
s nffyf kiSKfftv s nffyf kiSKfftv
iibSSJE,- Z-S - йгл- л «V : iibSSJE, - Z-S - y л l