Claims (2)
Изобретение относитс к области автоматики и цифровой вычислительной техники, в частности, к устройствам дл умножени двух чисе/и Известны множительные устройства, использующие число-импульсный метод умножени двух чисел, одно из которых вводитс заранее, а другое поступает в виде конечной последователь ности импульсов, Известно, например, множительное устройство, содержсидее последователь но соединенные декадные счетчики, дешифраторы с коммутаторами, триггеры управлени , выходные вентили и многоканальный сумматор. Запись и хранение одного из сомножителей осуществл етс с помощью дешифраторов, соответствующие выходы которых через коммутаторы соединены со входами управл ющих триггеров, а другой сомно житель поступает в виде импульсной последовательности на вход первого декадного счетчика 1. Недостатками известного устройств вл ютс низкое быстродействие, зави симость точности результата умножени от конкретного количества входных им пульсов, а также представление одног из сомножителей и результата умножвНИН только в дес тичной система счислени . Наиболее близким по технической сущности к предложенному изобретению вл етс множительное устройство, содержащее выходной регистр, каждый разр д которого подключен ко входу данного разр да регистра, выход каждого разр да выходного регистра подключей к дополнительному входу последующего разр да 2. Недостатками этого устройства вл ютс зависимость точности умножени от значени сомножител , згшававмого импульсной последовательностью, а также посто нство другого сомножител и представлени его и результата умножени только в дес тичной системе счислени . Цель изобретени - повышение точности умножени с представлением сомножител и результата в любой системе счислени . Поставленна цель достигаетс тем, что в множительное устройство дополнительно введен регистр сомножител , содержащий в каждом разр де счетчик, триггер и элемент И, первый вход которого соединен с единичным выходом триггера, выход - с выходом данного разр да регистра сомножител а второй вход - со входом счетчика соответствующего разр да, который подключен также ко входу соответству щего разр да регистра сомножител , выход счетчика подкль.чен к единичном .входу триггера, устройство содержит, кроме того дополнительный триггер, дополнительный элемент И, дополнительный счетчик и элемент задержки, вход которого соединен с выходом дополнительного счетчика и нулевым вхо дом дополнительного триггера, единич ный вход которого подключен ко входу сомножител устройства, а единичный выход - к первому входу дополнительного элемента И и нулевому входу триггера каждого разр да регистра со множител , выход дополнительного эле мента И подключен ко входу дополнительного счетчика и ко входу каждого разр да регистра сомножител ,второй вход дополнительного элемента И подключен к тактовому входу устройства ксокдый разр д выходного регистра сод жит, кроме того,триггер и элемент ИрВ ход которого соединен с Выходом данного разр да регистра, а первый .вход - с единичным выходом триггера единичный вход которого подключен к выходу счетчика данного разр да вы .ходного регистра, вход каждого разР5вда выходного регистра.соединен с выходом соответствующего разр да регистра сомножител , второй вход элемента И и нулевой вход триггера каждого разр да выходного регистра под ключей к выходу элемента задержки. Такое конструктивное решение поз вол ет исключить погрешность, возни кающую при умножении на определенные значени сомножител , задаваемого импульсной последовательностью обеспечивает простоту задани второ го сомножител путем его записи в р гистр, и допускает представление с его результата умножени в любой системе счислени без изменени структуры схемы. На чертеже приведена схема устро ства. Множительное устройство содержит т-разр дный регистр 1 множимого, включающий m счетчиков 2, m триггеров 3 и m элементов И 4, при этом выходы счетчиков 2 соединены с первыми входами триггеров 3, а входы счетчиков 2 соединены со вторыми вх дами элементов И 4, первые входы которых соединены с выходами триггеров 3. Устройство содержит далее дополнительный триггер 5, дополнительный элемент И 6, дополнительный счетчик 7 и элемент 8 задержки, а также выходной регистр 9, включающий счетчи ки 10, триггеры 11 и элементы И 12. Один вход триггера 5 св зан со вхоом устройства, а другой вход - с ыходом счетчика 7 и входом элемена 8 задержки. Выход триггера 5 соеинен с первым входом элемента И 6 вторыми входами триггеров 3. Втоой вход элемента И 6 подключен к актовому входу устройства. Выход лемента И 6 соединен со входом четчика 7 и входами счетчиков The invention relates to the field of automation and digital computing, in particular, to devices for multiplying two numbers. Multiplying devices are known using the number-pulse method of multiplying two numbers, one of which is entered in advance, and the other comes in the form of a finite sequence of pulses. It is known, for example, a multiplying device, containing successively connected decade counters, decoders with switches, control triggers, output valves, and a multichannel accumulator. One of the factors is recorded and stored using decoders, the corresponding outputs of which through switches are connected to the inputs of control triggers, and the other factor arrives in the form of a pulse sequence to the input of the first ten-day counter 1. The disadvantages of the known devices are low speed, dependency the accuracy of the result of multiplication from a specific number of input pulses, as well as the representation of one of the factors and the result of multiply NINN only in decimal no. The closest in technical essence to the proposed invention is a multiplying device containing an output register, each bit of which is connected to the input of a given register bit, the output of each bit of the output register is connected to the additional input of the next bit 2. The disadvantage of this device is the dependence multiplication accuracy from the multiplier value, impressed by the impulse sequence, as well as the constancy of the other multiplier and its representation and the result of multiplication only in d with the decimal notation. The purpose of the invention is to improve the accuracy of multiplication with the representation of the factor and the result in any numbering system. The goal is achieved by adding to the multiplying device a multiplier register containing in each discharge a counter, a trigger and an element, the first input of which is connected to a single trigger output, the output to the output of the given register factor, and the second input to the input counter of the corresponding bit, which is also connected to the input of the corresponding bit of the multiplier register, the output of the counter is connected to the single trigger input, the device also contains an additional trigger, add An And element, an additional counter and a delay element, whose input is connected to the output of an additional counter and the zero input of an additional trigger, whose single input is connected to the input of a device factor, and a single output to the first input of an additional And element and zero input of a trigger of each bit yes register with multiplier, output of the additional element I is connected to the input of the additional counter and to the input of each bit of the register of the multiplier, the second input of the additional element I is connected to t To the device’s input, the x-bit bit of the output register contains, in addition, a trigger and an IRB element whose course is connected to the Output of this register bit, and the first input to a single trigger output whose single input is connected to the output of the counter of this bit you register, the input of each bit is P5vda output register. connected to the output of the corresponding bit of the multiplier register, the second input of the And element and the zero input of the trigger of each bit of the output register under the keys to the output of the delay element. Such a constructive solution allows one to exclude the error arising when multiplying by certain multiplier values given by the impulse sequence, ensures the simplicity of specifying the second multiplier by writing it to the registrar, and allows presentation from its multiplication result in any number system without changing the circuit structure. The drawing shows the layout of the device. The multiplying device contains t-bit register 1 multiplicable, including m counters 2, m flip-flops 3 and m elements I 4, while the outputs of counters 2 are connected to the first inputs of triggers 3, and the inputs of counters 2 are connected to the second inputs of elements I 4, the first inputs of which are connected to the outputs of the triggers 3. The device further contains an additional trigger 5, an additional element And 6, an additional counter 7 and an element 8 of delay, as well as an output register 9, including counters 10, triggers 11 and elements And 12. One trigger input 5 connected to the entrance device, and the other input - with the output of the counter 7 and the input element 8 delay. The output of the trigger 5 is connected with the first input element And 6 second inputs of the trigger 3. The second input element And 6 is connected to the actual input of the device. The output of the element And 6 is connected to the input of the counter 7 and the inputs of the counters
2. Выходы элементов И 4 соединены о входами счетчиков 10, а выход элеента 3 задержки соединен со вторыми ходами триггеров 11 и элементов И 12, ричем выходы счетчиков 10 соединены первыми входами триггеров 11, выоды которых соединены с первыми ходами элементов И 12. Выходы элеентов И 12 соединены со вторыми вхоами счетчаков 10. Триггеры 11 и элементы И 12 образуют схемы переноса импульсов переполнени между разр дами выходного егистра 9, Количество состо ний счетчиков 2, 7 и 10 равно основанию выбранной системы .счислени . Работа устройства заключаетс в следующем. В исходном состо нии триггеры 3, 5, 11 имеют на выходах .запрещающие потенциалы, в счетчики 7, 10 записано нулевое значение, в счетчики 2 записано значение множимого в выбранной системе счислени . Первый импульс множител измен ет состо ние триггера 5, тактовые импульсы ТИ через элемент И 6 поступают на вход регистра множимого 1 и на счетчик 7, Импульс переполнени последнего переводит триггер 5 в исходно.е состо ние, запреща прохождение импульсов через элемент И 6. Таким образом, производитс умножение числа входных импульсов N на число Q,равное количеству состо ний счетчика 7, то есть на основание выбранной системы счислени Q импульсов, поступивших на вход 1-го ( ...,т) счетчика 2 не вызовут в итоге изменени его исходного состо ни , а на выходе (i I..., m) триггера 3 сформируетс разрешающий импульс с длительностью равной значению i-ro ( ...,m) разр да множимого (младший разр д - соответствует первому), образу на выходе 1-го (1 I ...,т) элемента И 4 число-импульсный код данного разр да. Этот число-импульсный код, поступа на j-тый (J I . .,,т) счетчик 10 суммируетс с исходным его состо нием . Таким образом, на каждый импульс множител происходит одно параллельное суммирование множимого, представленного число-импульсным кодом, в регистре произведени 10, Импульс переполнени , возникающий на выходе j-ro ( ,..,m-J) счетчика 10, взводит j-тый (j 1, ..,, m - I) триггер 11, разреша прохождение импульса с выхода элемента задержки 8 через j-тый (J I, ..., j -I) элемент И 12 на вход следующего разр да. Данный импульс , поступа также на вход .этого триггера, своим окончанием возвращает его в исходное состо ние, подготавлива к новому переносу, В слу чае возникновени сквозного перенос когда переполнение j-ro (-J 2 ..., m - I) счетчика 10 образуетс , в сво очередь, переполнением j-1-го (j 2 ..., m - I) счетчика 10, j-тый (j 2 ..., m - I) триггер 11 возво дитс началом импульса переполнени разреша прохождение сигнала через j-тый (j 2 ..., m- I) элемент И 12, и по концу последнего возвращает с в исходное состо ние. Таким образом методом умножени числа входных импульсов на основание выбранной системы счислени , преобразование множимого в параллельный число-импульсный код и суммирование последнего в регистре - произведени получаем произведение, множимого на число входных импульсов,представленное в выбранной системе счислени , В предлагаемом устройстве множимое и результат могут быть представлены в любой системе счислени . За счет предварительного умножени числ входных импульсов на основание систе мы счислени исключаетс по вление погрешности вычислени , Данное устройство можно использовать также в качестве накопительного сумматора, что повышает его функциональные возможности. Поэтому предложенное устройство в большей степени отвечает требовани м, предъ вл емым к цифровым приборам и средствам автоматики, Формула изобретени Множительное устройство, содержащ выходной регистр, каждый разр д которого содержат счетчик, вход которо го подключен ко входу данного разр да регистра, выход каждого разр да выходного регистра подключен к допол нительному входу последующего разр да ,отличающеес тем, что, с целью повышени точности умножени и расширени его функциональных возможностей, заключающемс в возможности вычислени произведени в системах счислени , в устройство введен регистр сомножител , содержащий в каждом разр де счетчик, триггер и элемент И, первый вход которого соединен с единичным выходом триггеpBf выход с выходом данного разр да регистра сомножител , а второй вход со входом счетчика соответствующего разр да, который подключен также ко входу соответствующего разр да регистра сомножител , выход счетчика подключен к единичному входу триггера , устройство содержит, кроме того, дополнительный триггер, дополнительный элемент И, дополнительный счетчик и элемент задержки, вход которого соединен с выходом дополнительного счетчика и нулевым входом дополнительного счетчика и нулевым- входом дополнительного триггера, единичный вход которого подключен ко входу сомножител устройства, а единичный выход - к первому входу дополнительного элемента И и нулевому входу триггера каждого разр да регистра сомножител , выход дополнительного элемента И подключен ко входу дополнительного счетчика и ко входу каж- . дого разр да регистра сомножител , второй вход дополнительного.элемента И подключен к тактовому входу устройства, каждый разр д выходного регистра содержит, кроме того, триггер и элемент И, выход которого соединен с выходом данного разр да регистра , а первый вход - с единичным выходом триггера, единичный вход которого подключен к выходу счетчика данного разр да выходного регистра, вход каждого разр да выходного регистра соединен с соответствующего разр да регистра сомножител , второй вход элемента И и нулевой вход триггера каждого разр да выходного регистра подключен к выходу элемента задержки, Источники информации, прин тые во внимание при экспертизе 1,Авторское свидетельство СССР 247625, кл, G 06 F 7/44, 1967, 2,Патент Японии 46-13785, кл, 97 (7) Е 32, 1971 (прототип).2. The outputs of the elements And 4 are connected about the inputs of the counters 10, and the output of the element 3 delays connected to the second moves of the flip-flops 11 and elements And 12, the outputs of the counters 10 are connected to the first inputs of the flip-flops 11, the outlets of which are connected to the first moves of the elements And 12. The outputs of the elements And 12 are connected to the second inputs of the counters 10. Triggers 11 and elements 12 form diagrams of transfer of overflow pulses between the bits of the output register 9, the number of states of counters 2, 7 and 10 is equal to the base of the selected numbering system. The operation of the device is as follows. In the initial state, the triggers 3, 5, 11 have forbidding potentials at the outputs, the zero value is recorded in the counters 7, 10, the multiplicative value in the selected number system is written in the counters 2. The first multiplier pulse changes the state of flip-flop 5, the clock pulses TI through the AND 6 element are fed to the input of the register of multiplicand 1 and to the counter 7, the Overflow Pulse of the latter takes the trigger 5 to its original state, prohibiting the passage of pulses through the AND 6 element. Thus, the number of input pulses N is multiplied by the number Q equal to the number of states of counter 7, i.e. on the basis of the selected number system Q of pulses received at the input of the 1st (..., t) counter 2 will not result in a change initial state, and at the output (i I ..., m) of the trigger 3, a resolving impulse is formed with a duration equal to the value i-ro (..., m) of the multiplicand (the least significant bit corresponds to the first), forming at the output of the 1st (1 I ..., t) of the AND 4 digit-pulse code of the given bit. This pulse-number code arriving at the j-th (J 1.., T) counter 10 is summed with its initial state. Thus, for each impulse of the multiplier, one parallel summation of the multiplicand represented by the number-impulse code in the product register 10 occurs. The overflow impulse that occurs at the output j-ro (, .., mJ) of counter 10 charges the j-th (j 1 , .. ,, m - I) trigger 11, allowing the passage of a pulse from the output of the delay element 8 through the j-th (JI, ..., j -I) element I 12 to the input of the next bit. This impulse, also arriving at the input of this trigger, returns it to its initial state by its end, preparing for a new transfer. In the case of through-through transfer, when the overflow is j-ro (-J 2 ..., m - I) of the counter 10 formed, in turn, by overflow of j-1th (j 2 ..., m - I) counter 10, j-th (j 2 ..., m - I) trigger 11 is activated by the start of an overflow pulse allowing the signal to pass through the j-th (j 2 ..., m- I) element I 12, and at the end of the latter returns c to the initial state. Thus, by multiplying the number of input pulses by the base of the selected number system, converting the multiplicand to the parallel number-pulse code and summing the last in the work register, we obtain the product multiplied by the number of input pulses represented in the selected number system. In the proposed device, the multiplicand result can be represented in any number system. Due to the preliminary multiplication of the number of input pulses on the base of the numbering system, the occurrence of the calculation error is eliminated. This device can also be used as a cumulative adder, which increases its functionality. Therefore, the proposed device to a greater extent meets the requirements of digital devices and automation equipment, Formula of the invention A multiplying device containing an output register, each bit of which contains a counter, the input of which is connected to the input of this bit of the register, the output of each bit Yes, the output register is connected to an additional input of a subsequent bit, characterized in that, in order to increase the accuracy of multiplying and expanding its functionality, the possibility calculating the product in the number systems, a factor register is entered in the device, containing in each discharge a counter, trigger and an element, the first input of which is connected to the single output trigger Bf output with the output of the given register bit multiplier, and the second input with the counter input of the corresponding discharge which is also connected to the input of the corresponding bit of the multiplier register, the counter output is connected to the single trigger input, the device contains, in addition, an additional trigger, an additional element And, d An additional counter and a delay element, the input of which is connected to the output of an additional counter and the zero input of an additional counter and the zero input of an additional trigger, whose single input is connected to the input of the device multiplier, and the single output to the first input of the additional element And and zero input of the trigger of each bit Yes, the multiplier register, the output of the additional element AND is connected to the input of the additional counter and to the input of each. The second bit of the multiplier register, the second input of the additional element AND is connected to the clock input of the device, each bit of the output register contains, in addition, a trigger and an element AND whose output is connected to the output of this register bit, and the first input - to a single output trigger, a single input of which is connected to the output of the counter of the given output register register, the input of each section of the output register is connected to the corresponding register bit of the multiplier, the second input of the AND element and the zero input of the trigger each bit output register connected to the output of the delay element, Sources of information taken into account in examination 1, USSR Author's certificate 247625, class G 06 F 7/44, 1967, 2, Japan Patent 46-13785, class 97 (7 ) E 32, 1971 (prototype).