SU769537A1

SU769537A1 - Squarer

Info

Publication number: SU769537A1
Application number: SU782698412A
Authority: SU
Inventors: Владислав Филиппович Примиский
Original assignee: Всесоюзный научно-исследовательский институт аналитического приборостроения
Priority date: 1978-12-18
Filing date: 1978-12-18
Publication date: 1980-10-07

Description

Изобретение относитс к области вычислительной техники и может быть исиользовано в цифровых вычислительных и функциональных устройствах, цифровых измерительных приборах, а также дл обработки информации, представленной число-импульсными кодами.The invention relates to the field of computer technology and may be used in digital computing and functional devices, digital measuring devices, as well as for processing information represented by number-pulse codes.

Известен квадратор, содержащий счетчик исходного числа, индикатор нулевого кода, триггер фиксации окончани возведени в квадрат, счетчик старших разр .дов, триггеры, генератор импульсов, элементы И, распределитель импульсов, счетчик тетрад, триггер выделени четвертого импульса, вспомогательный триггер, триггер выделени второго импульса и счетчик выходного числа 1.The known quadrtor contains the initial number counter, zero-code indicator, trigger for fixing the end of squaring, high-order counter for widows, triggers, pulse generator, AND elements, pulse distributor, tetrad counter, trigger of the fourth pulse, auxiliary trigger, selection of the second trigger pulse and the output number counter 1.

Недостатком его вл етс слолсиость схемной реализации, обусловленна значительным числом элементов дискретной техники, счетчиков, логических схем, распределителей и т. д. Наличие сложной схемы снижает надежность устройства.The disadvantage of it is that the circuit implementation, due to the significant number of elements of discrete technology, counters, logic circuits, valves, etc. The presence of a complex circuit reduces the reliability of the device.

Наиболее близким по технической сущиости к предложенному вл етс квадратор , содержащий двоичный счетчик, разр дные выходы которого соединены с первыми входами соответствующих элементов И, выходы которых соединены с разр дными входами сумматора. Кроме того, квадратор содержит удвоитель импульсов и элемент задержки 2.The closest in technical terms to the proposed is a quad, containing a binary counter, the bit outputs of which are connected to the first inputs of the corresponding elements AND, the outputs of which are connected to the discharge inputs of the adder. In addition, the quad contains a pulse doubler and a delay element 2.

Работа квадратора основана на реализации зависимостиQuad work is based on dependency implementation

-1) 2 (2 -1). -1) 2 (2 -1).

1+34-5 + .. .(2л/1-11 + 34-5 + ... (2n / 1-1

Она дает возможность получить квадрат 10 числа п путем организации суммы п - нечетных чисел натурального р да.It makes it possible to get a square of 10 n by organizing the sum of n - odd numbers of positive integer p.

Основным недостатком квадратора вл етс сложность схемного иостроеии , 15 обусловленна наличием удвоител имцульсов , представл ющего собой сложную дискретную схему.The main disadvantage of the quad is the complexity of the circuit design, 15 due to the presence of a double pulse, which is a complex discrete circuit.

Целью изобретени вл етс упрощение квадратора.The aim of the invention is to simplify the quad.

20Поставленна цель достигаетс тем, что20 The goal is achieved by the fact that

в квадраторе, содержащем двоичный счетчик , разр дные выходы которого соединены с первыми входами элементов И, выходы которых соединены с разр диыми входами 25 сумматора, его информационный вход соединен со счетным входом триггера второго разр да двоичного счетчика и вторыми входами элементов И.in the quad, containing a binary counter, the bit outputs of which are connected to the first inputs of the elements AND whose outputs are connected to the discharge inputs 25 of the adder, its information input is connected to the counting input of the second digit of the binary counter and the second inputs of the elements I.

На чертеже представлена блок-схема 30 квадратора.The drawing shows a block diagram 30 of the quad.

Схема содержит вход 1 устройства, двоичный счетчик 2, элементы И 5 и сумматор 4.The circuit contains the input 1 device, a binary counter 2, the elements And 5 and the adder 4.

Квадратор работает следующим образом .Quad works as follows.

В исходном состо нии все разр дные триггера двончного счетчика, кроме нервого (с весовым коэффициентом 2°), устанавливают в состо ние «О, а первый разр дный триггер - в состо ние «1, т. е. в счетчике 2 перед началом работы хранитс код 00... 0001. Сумматор находитс в состо нии «О. С приходом первого входного пр моугольного импульса, в течение времени длительности этого импзльса, код из двончного счетчика 2 через элементы И 3, открытые по второму входу входным импульсом , перепишетс в сумматор 4. Этот же первый имн)льс своим задним фронтом, т. е. перепадом из «1 в «О, установит в «1 второй разр дный триггер с весовым коэффициентом 2 двоичного счетчика 2. Таким образом после окончани первого импульса в двоичном счетчике 2 устанавливаетс код 00... ООН, а в сумматоре 4-00... 0001, т. е. 12 1.In the initial state, all bit triggers of the two-stage counter, except the nerve (with a weighting factor of 2 °), are set to the “O” state, and the first bit trigger is set to the “1” state, i.e. stored code 00 ... 0001. The adder is in the state "O. With the arrival of the first input rectangular impulse, during the time duration of this impuls, the code from the double counter counter 2 through the elements 3 opened at the second input by the input impulse will be rewritten into the adder 4. This same first name with its back front, i.e. The difference from "1 to" O will set to "1 second bit trigger with a weighting factor of 2 binary counter 2. Thus, after the end of the first pulse, binary code 2 sets the code 00 ... UN, and in adder 4-00. .. 0001, i.e. 12 1.

С приходом второго импульса, в течение длительности этого импульса, код со ...ООП из счетчика 2 перепишетс через элементы И 5 и просуммируетс в сумматоре 4 с ранее записанным кодом 00... 0001, в результате получают код 00 ... 0100. Этот же второй входной импульс своим задним фронтом, т. е. перепадом из «1 в «О, перевернет второй разр дный триггер в «О, а это в свою очередь установит в «I третий разр дный триггер.With the arrival of the second pulse, during the duration of this pulse, the code with ... OOP from counter 2 will be rewritten through AND 5 elements and summed in adder 4 with the previously recorded code 00 ... 0001, resulting in code 00 ... 0100. This second input impulse, with its falling edge, i.e., the difference from “1 to” O, will turn the second bit trigger into “Oh, and this in turn will set the third bit trigger to“ I.

Таким образом, после окончани второго импульса в двоичном счетчике 2 установитс Код 00...0101, в сумматоре 4- 00.. .01000, т. е. 22 4.Thus, after the end of the second pulse, the code 00 ... 0101 will be set in binary counter 2, in the adder 4-00 .. .01000, i.e. 22 4.

Дальнейша работа устройства происходит аналогично, т. е. за счет того, что первый разр дный триггер всегда в «1, а входные импульсы сразу попадают на второй разр дный триггер, в двоичном счетчике 2 формируетс последовательность нечетных чисел 2/г-I, а в сумматоре 4 происходит их последовательное сложение, т. е.Further operation of the device is similar, i.e., due to the fact that the first bit trigger is always 1 and the input pulses immediately go to the second bit trigger, in binary counter 2 a sequence of odd numbers 2 / g-I is formed, in the adder 4, their sequential addition occurs, i.e.

-,2 X- 2 X

Z (2п-1).Z (2n-1).

Claims

1. USSR Author's Certificate No. 432492, cl. G 06 F 7/38, 1972.

2. USSR author's certificate for application No. 2567474 / 18-24, cl. G 06 F 7/38, 10.01.79.

J & |

J &

J5