SU682901A1 - Цифрова вычислительна машина - Google Patents

Description

(54) ЦИФРОВАЯ ВЫЧИСЛИТЕЛЬНАЯ МАШИНА

ращатьс  к нескольким блокам запоминающего устройства. Использу  несколько кодовых магистралей {9 и 10}, при помощи анализа адресов  чеек запоминающего устройства добиваютс  того, что устройства низкого приоритета могут взаимодействовать с блоками запоминающего устройства, если устройства с более высоким приоритетом св заны с теми же блоками запоминающего зстройства.

Коммутаци  запоминающего устройства должна производитьс  в начале каждого .

Если имеетс  т каналов, то каналы и процессор получают приоритеты от 1 до 1+т. Вследствие этого могут по витьс  1+т запросов на следующий цикл работы запоминающего устройства одновременно. Распределение приоритетов осуществлено жестко, их последовательность ЛЕОба . В конкретном случае, представленном на чертеже , каналы имеют приоритеты 1, 2, 4, процессор имеет приоритет 5.

Запоминающее устройтсво может состо ть из п независимо работающих блоков, которые различаютс  по адресам. Возможно , что все устройства цифровой вычислительной машины оказываютс  активными, по максимально может распредел тьс  самосто тельных циклов дл  отдельных блоков запоминающего устройства но П| различным кодовым магистрал м. Но можно так же коммутировать из п блоков запоминающего устройства лищь некоторые . В этом случае   больще tii. Далее предполагаетс , что .

Коммутаци  происходит следующим образом .

Сначала опрашиваетс  устройство с приоритетом 1. Если оно требует цикл запоминающего устройства, то он представл етс  по кодовой магистрали 9. Пусть это устройство работает с блоком / запоминающего устройства. Если одновременно имеетс  требование устройства с приоритетом 2, то провер етс , не относитс  ли это требование тоже к бло-ку /. Если последнее не имеет места, то этот запрос удовлетвор етс  по кодовой магистрали 10, причем используетс , например блок 2 запо.минающего устройства. В противном случае устройство с приоритетом 2 не получает доступа к запоминающему устройству и анализируетс  запрос от устройства с приоритетом 3 и т. д. Наличие нескольких требований к одпил: и ет мже блокам запоминающего устройства устанавливаетс  путем сравнени  адресов запращиваемых  чеек. Эта операци  осуществл етс  схемами сравнени  11-16. Св зь между блоками запоминающего устройства с каналами и процессором устанавлива етс  при помощи схе-м коммутации /7-20 с управл ющими входами 21-23 дл  кодовой магистрали 9 и с управл ющими входами 24-26 дл  кодовой магистрали 10.

Кажда  из схем сравнени  //-16 устанавливает факт наложени  сигналов тоебований 27-29 со стороны некоторых устройств цифровой вычислительной машины к некоторому блоку запо.минающего устройства . Пр мые С1-С6 и инверсные С7-С12 выходы схем сравнени  соедин ютс  с соответствующ-ими входами схемы приоритета (см. фиг. 2).

По сигналу опроса требований 30 сигналы требований 27-29 циклов запоминающего устройства фиксируютс  на триггерах 31-33 требований 5 и 6 каналов и процессора соответственно в регистре 34.

Схема приоритета имеет следуюадие выходные триггеры: триггер 55 сигнала «цикл выделен дл  канала 5 по кодовой магистрали 9, триггер 36 сигнала «цикл выделен дл  канала 6 по кодовой магистрали 9, триггер 37 сигпала «цикл выделен дл  процессора 8 по кодовой магистрали 9, триггер 38 сигнала «цикл выделен дл  канала 6 по кодовой магистрали 10, триггер 39 сигнала «цикл выделен дл  процессора 8 по кодовой магистрали 10, триггер 40 сигнала «цикл выделен дл  канала 7 по кодовой магистрали 10, триггеры 35-37 объединены в регистр 41, триггеры 38-40 объединены в регистр 42.

Схема сравнени  // осуществл ет сопоставление адресов запросов .каналов 5 и 6.

Схема сравнени  13 сопоставл ет адреса запросов каналов 5 и 7.

Схемы сравнени  12, 14, 16 сопоставл ют адреса запросов процессора с каналами 5, 6 и 7 соответственно.

Схема сравнени  15 сопоставл ет адреса запросов каналов 5 и 7.

Пр мые выходы схем сравнени  //-16 индицируют отсутствие совпадений соответствующих адресов, инверсные - наличие такого событи .

Канал 7 сам не предъ вл ет требований, но ему предлагаютс  все циклы, в которых не нуждаютс  каналы 5, 6 и процессор. Он сам определ ет, требуютс  ли они ему.

Коммутаци  осзществл етс  следующим образом.

Требовани  цикла за вл ютс  сигналами 27-29. Этими сигналами и сигналом 30 устанавливаютс  триггеры 31-33 регистра 34. Каждому каналу и процессору придан триггер. Одновременно могут быть включены все триггеры.

При следующих услови х включаетс  каждый раз один триггер в регистрах 41 и

Обозначим пр мые и инверсные выходы триггеров 31-33 К1-КЗ и К4-Кб соответственно . Тогда эти услови  могут быть записаны булевыми зы;:,1же;1и ми:

21-Kl

22- К4 Л К2

23- К4 Л К2 Л КЗ 24-К1ЛК2ЛС1

25- 1 Л К2 Л КЗ Л С7 Л С4 V К4 Л Л К2 Л КЗ Л С4 V KI Л Ко / КЗ Л ЛС2

26- К1 Л К2 Л КЗ Л С7ЛС10 Л С6 / V К4 Л К5 Л КЗ V/ К4 Л К2 Л КЗ Л AClOACeVKl ЛКбД КЗ Л С8 Л Л C6V К1 л К2 л Кб л С7 л С5 V

V К4 Л К5 Л КЗ Л С6 / К1 Л К5 Л Л Кб Л СЗ V К4 Л К2 Л Кб Л С5

Наприм-ер, п тое из этих равенств означает , что триггер 39 будет установлен в единицу , если процессор и каналы 5 и 5 за вили требование и оба капала требуют один и тот же блок запоминающего устройства, а процессор требует другого блока, или еели процессор « канал 6 требует различных блоков пам ти, а канал 5 не требует блоков пам ти, или, если процессор и -канал 5 требуют различных блоков пам ти, а канал 6 не выставл ет запросов. Требование с высшим приоритетом удовлетвор етс  по кодовой магистрали 9. Следующие приоритеты опрашиваютс  по очереди, а требование с высшим приоритетом, адрес блока которого отличаетс  от адреса требовани , получившего доступ по кодовой магистрали

9,получает доступ по кодовой магистрали

10.С регистра 41 можно считать, какое из устройств получит цикл запоминающего устройства по кодовой магистрали 9, .а с регистра 42 - по кодовой магистрали 10.

Дл  блоков с высшим и низшим приоритетами требование должно удовлетвор тьс  лишь по одной кодовой магистрали, так как в первом случае всегда будет происходить выборка, а во втором случае - лишь

если, по крайней мере, имеетс  одновременно следующее требование. Поэтому требование дл  канала 5 удовлетвор етс  по кодовой магистрали 9, дл  канала 7 лишь по кодовой .магистрали 10.

В описанной схеме коммутации в цифровой вычислительной машине имел место синхронный режим работы, но она применима и в случае асинхронного режима работы .

Claims (1)

1. Формула изобретени 

   Цифрова  вычислительна  машина, содержаща  процессор, кодовую магистраль, запоминающие устройства, каналы и схему приоритета, отличающа с  тем, что, с целью повышени  быстродействи , она содержит дополнительные кодовые магистрали , св зывающие вместе с основной кодовой магистралью запоминающие устройства через схемы коммутации с каналами и процессором, и группу схем сравнени , входы первых схем сравнени  соединены с выходами двух каналов, различных в совокупности дл  каждой схемы сравнени , входы других схем сравнени  соединены с выходами канала и процессора соответственно , а выходы схем сравнени  соединены с соответствующими входами схемы приоритета , причем канал с высщим приоритетом соединен через схему коммутации, управл ющий вход которой соединен с выходом старшего разр да схемы приоритета с первой кодовой магистралью, а канал с низшим приоритетом соединен через схему коммутации , управл ющий вход которой соединен с выходом младшего разр да схемы приоритета, с последней кодовой магистралью .

   cs

   2

   3;

   12