SU1434446A1 - Устройство дл вывода информации - Google Patents

Устройство дл вывода информации Download PDF

Info

Publication number
SU1434446A1
SU1434446A1 SU874218704A SU4218704A SU1434446A1 SU 1434446 A1 SU1434446 A1 SU 1434446A1 SU 874218704 A SU874218704 A SU 874218704A SU 4218704 A SU4218704 A SU 4218704A SU 1434446 A1 SU1434446 A1 SU 1434446A1
Authority
SU
USSR - Soviet Union
Prior art keywords
computer
address
bits
register
code
Prior art date
Application number
SU874218704A
Other languages
English (en)
Inventor
Борис Владимирович Шевкопляс
Original Assignee
Б. В. Шевкопл с
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Б. В. Шевкопл с filed Critical Б. В. Шевкопл с
Priority to SU874218704A priority Critical patent/SU1434446A1/ru
Application granted granted Critical
Publication of SU1434446A1 publication Critical patent/SU1434446A1/ru

Links

Landscapes

  • Small-Scale Networks (AREA)
  • Communication Control (AREA)

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в качестве контроллера выходного порта ЭВМ дл  св зи с внешними приемниками информации. Целью изобретени   вл етс  увеличение производительности устройства . Устройство содержит адресный дешифратор , два регистра и элемент НЕ. При обраш,ении к контроллеру со стороны ЭВД в адресную шину посылаетс  п-разр дный код адреса, а в шину данных - d-раэр д- ный код данных. Дешифратор реагирует только на m старших разр дов .адреса, а остальные 1 разр дов служат дл  передачи данных нар ду с d разр дами, посылаемыми, как обычно, по шине данных. При этом d- и 1-разр дный коды одновременно записываютс  в первый и второй регистры контролль- ра, так что эти регистры можно рассматривать как единый (d-п-т)-разр дный регистр, доступ к которому возможен за одно обращение со стороны ЭВМ. Например, 16-разр дна  ЭВМ при выполнении одной команды пересылки типа регистр-пам ть способна одновременно сменить :чнформа11ию во всех разр дах 30-разр дного выходного порта. 3 ил. с с

Description

оо
Изобретение относитс  к цифровой вычислительной технике и может быть использовано при ностроении системы св зи ЭВМ с приемниками информации, например, при необходимости одновременной передачи информации от ЭВМ к нескольким цифроана- лотовым преобразовател м, что может иметь место при формировании координатных напр жений дл  высвечивани  точки на экране электронно-лучевой трубки.
Целью изобретени   вл етс  увеличение Ю производительности.
На фиг. ) показана типова  структура системы управлени  объектом; на фиг. 2 - функциональна  схема устройств а; на фиг. 3 пример распределени  адресного пространства системы.
Система (фиг. 1) содержит ЭВМ 1, группу св зей (магистраль) 2, включающую в себ  п-разр дную адресную шину 3, d-раз- р дпую шину 4 данных и g-разр дную (g 2) П1ину 5 управлени , узел 6 дл  сопр жени  приемников инфор.мации с ЭВМ, узел 7 дл  сопр жени  источников инфор.мации с ЭВМ, управл емый объект 8, содержащий rpyrniy приемников 9 и источников 10 информации .
На фиг. 1 также обозначены вход-выход 11; входы 12, 13, выход 14 узла 6; вход-вы- .ход 15, вход 16, выход 17, вход 18 узла 7.
Узел 6 дл  сопр жени  приемников информации с ЭВМ (фиг. 2) содержит пердаетс  узлом 7 путем выдачи ответного сигнала по входу-выходу 15 в одну из линий шины 5 управлени . Получив ответный сигнал , ЭВМ считывает данные с щины 4 и снимает с магистрали 2 адресный код и управл ющий сигнал, подтверждающий его истинность .
Узел 7, Б свою очередь, снимает с магистрали 2 код данных и сигнал, подтверждающий истинность этого кода.
Адреса, относ щиес  к программно-доступным элементам узла 7, как предполагаетс , лежат в зоне Q ,(. 3), так же как и адреса регистров устройств ввода-вывода ЭВМ. Узел 7 .может быть выполнен по известной схеме.
Узел 6 работает следующим образом.
Дл  выдачи кода на выходы 14 узла 6 ЭВМ 1 формирует на адресной щинеЗ адресный код, распознавае.мый узлом 6 как «свой, на шине данных 4 - код данных и на управл ющем входе дешифратора 21 - сигнал подтверждени  истинности адреса (и данных ) в виде напр жени  низкого уровн .
Дл  дешифрации «своего адреса в узле 6 используютс  не все п разр дов, а 25 только m старших разр дов адресного кода.
Далее дл  определенности предполагаетс , что n , , а дешифратор 21 формирует на выходе единичный сигнал при попадании адреса в зону /М (фиг. 3), характеризуемую комбинацией «Ю в двух стар15
20
вый регистр 19, второй регистр 20, дешифра- 30 ших разр дах адреса.
тор 21 и элемент НЕ 22.
Возможный вариант распределени  адресного пространства системы, показанной на фиг. 1, приведен на фиг. 3. Отрезок пр мой 23 отображает множество адресов, которые ЭВМ способна сформировать на ад- - ресной шине 3Система , показанна  на фиг. 1, работает следующи.м образом.
В исходном состо нии ЭВМ 1 выполн ет программу, не св занную с обменом информацией с управл е.мым объектом 8. При этом адреса, генерируемые машиной на п- разр дной шине.З, относитс  к зоне L (при обращении к  чейкам внутренней пам ти
Получив сигнал низкого уровн  напр жени  на управл ющем входе при наличии комбинации «lOg в двух старших разр дах адреса, дешифратор 2 формирует на выходе единичный сигнал, по фронту которого в регистре 19 фиксируетс  16 - разр дный код данных, а в регистре 20 - 14-разр дный код, прин тый с адресной шины, который не используетс  дл  дешифрации и рассматриваетс  как «добавка к коду, прин то.му 40 обычным путе.м - с шины данных. Таки.м образом, за одно обращение со стороны 16-разр дной ЭВМ производитс  одновременна  загрузка пары регистров 19 и 20, которые .могут рассматриватьс  как единый
ЭВМ) или к зоне Q (при обращении к ре- 30-разр дный регистр.
вход гистрам устройств ввода-вывода, щих в состав ЭВМ).
Если програ.мма, выполн ема  машиной, предписывает обмен тьс  ипфорйацией с управл емым объектом 8, а именно произвести ввод или вывод некоторой группы би- 50 бождает шины 3, 4. тов, то па адресной шине 3 формируетс  адресный код, который опознаетс  соответственно узлом 7 или 6.
При выполнении операции ввода информаци  с выходов источников 10 передаетс 
Единичный сигнал с выхода дешифратора 21 происходит через элемент НЕ 22, далее в ЭВМ, котора  расценивает получение этого сигнала как отвеч- от адресуемого абонента . Прин в ответный сигнал, ЭВМ освоФормула изобретени 
Устройство дл  вывода информации, со- , .держащее первый регистр, дешифратор и элепо входу 18 в узел 7 и далее, по выходу 17 - 55 мецу НЕ, причем информационные входы де- в шипу 4 данных магистрали 2. Истинностьшифратора  вл ютс  входами устройства
установленных на шине 4 данных подтверж-дл  подключени  к первой группе ш стар
даетс  узлом 7 путем выдачи ответного сигнала по входу-выходу 15 в одну из линий шины 5 управлени . Получив ответный сигнал , ЭВМ считывает данные с щины 4 и снимает с магистрали 2 адресный код и управл ющий сигнал, подтверждающий его истинность .
Узел 7, Б свою очередь, снимает с магистрали 2 код данных и сигнал, подтверждающий истинность этого кода.
Адреса, относ щиес  к программно-доступным элементам узла 7, как предполагаетс , лежат в зоне Q ,(. 3), так же как и адреса регистров устройств ввода-вывода ЭВМ. Узел 7 .может быть выполнен по известной схеме.
Узел 6 работает следующим образом.
Дл  выдачи кода на выходы 14 узла 6 ЭВМ 1 формирует на адресной щинеЗ адресный код, распознавае.мый узлом 6 как «свой, на шине данных 4 - код данных и на управл ющем входе дешифратора 21 - сигнал подтверждени  истинности адреса (и данных ) в виде напр жени  низкого уровн .
Дл  дешифрации «своего адреса в узле 6 используютс  не все п разр дов, а 5 только m старших разр дов адресного кода.
Далее дл  определенности предполагаетс , что n , , а дешифратор 21 формирует на выходе единичный сигнал при попадании адреса в зону /М (фиг. 3), характеризуемую комбинацией «Ю в двух стар5
0
0 ших разр дах адреса.
Получив сигнал низкого уровн  напр жени  на управл ющем входе при наличии комбинации «lOg в двух старших разр дах адреса, дешифратор 2 формирует на выхое единичный сигнал, по фронту которого в регистре 19 фиксируетс  16 - разр дный код данных, а в регистре 20 - 14-разр дный код, прин тый с адресной шины, который не используетс  дл  дешифрации и рассматриваетс  как «добавка к коду, прин то.му обычным путе.м - с шины данных. Таки.м образом, за одно обращение со стороны 16-разр дной ЭВМ производитс  одновременна  загрузка пары регистров 19 и 20, которые .могут рассматриватьс  как единый
30-разр дный регистр.
30-разр дный регистр.
бождает шины 3, 4.
Единичный сигнал с выхода дешифратора 21 происходит через элемент НЕ 22, далее в ЭВМ, котора  расценивает получение этого сигнала как отвеч- от адресуемого абонента . Прин в ответный сигнал, ЭВМ освоины 3, 4.

Claims (1)

  1. Формула изобретени 
    ших разр дов адресных шин ЭВМ, выход дешифратора соединен с синхровходом первого регистра и входом элемента НЕ, выход которого  вл етс  выходом устройства дл  подключени  к стробирующему входу ЭВМ, а стробируюш.ий вход дешифратора  вл етс  входом устройства, дл  подключени  к стробируюш,ему выходу ЭВМ, информационные входы первого регистра  вл ютс  входами устройства дл  подключени  к шинам данных ЭВМ, выходы первого регистра  вл ютс  выходами устройства дл  подключени  к первой группе информационных вхо
    дов приемников информации, отличающеес  тем, что, с целью увеличени  производительности , в устройство введен второй регистр, информационные входы которого  вл ютс  входами устройства дл  подключени  к второй группе 1 младших разр дов адресных шин ЭВМ (причем 1-+т а, где п - общее число разр дов адресных шин ЭВМ), а выходы второго регистра  вл ютс  выходами устройства дл  подключени  к второй группе информационных входов приемников информации , синхровход второго регистра соединен с выходом дешифратора.
    23 0
    W
    (
    L 0000-7FFF(32K)
    f1:8000-5FFF(m)
    {l--EOOQ-FFFf(8K}
    Фиг.з
SU874218704A 1987-04-01 1987-04-01 Устройство дл вывода информации SU1434446A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874218704A SU1434446A1 (ru) 1987-04-01 1987-04-01 Устройство дл вывода информации

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874218704A SU1434446A1 (ru) 1987-04-01 1987-04-01 Устройство дл вывода информации

Publications (1)

Publication Number Publication Date
SU1434446A1 true SU1434446A1 (ru) 1988-10-30

Family

ID=21294153

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874218704A SU1434446A1 (ru) 1987-04-01 1987-04-01 Устройство дл вывода информации

Country Status (1)

Country Link
SU (1) SU1434446A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1129615, кл. G 06 F 11/22, 1984. Шевкопл с Б. В. Микропроцессорные структуры: инженерные решени . М.; Радио и св зь, 1986, с. 21. *

Similar Documents

Publication Publication Date Title
US5568619A (en) Method and apparatus for configuring a bus-to-bus bridge
CA1173928A (en) Channel interface circuit
US4591973A (en) Input/output system and method for digital computers
SU1434446A1 (ru) Устройство дл вывода информации
US4713793A (en) Circuit for CCIS data transfer between a CPU and a plurality of terminal equipment controllers
US3959593A (en) Traffic analysis from a scanner using a micro-processor
US4308590A (en) Method and apparatus for modifying addresses for the memory control of a one-chip microcomputer having an externally expandable memory
JPS6126158A (ja) 情報伝送装置
US20050120155A1 (en) Multi-bus I2C system
GB1445897A (en) System for transfer of data between central units and controlled units
SU955016A1 (ru) Устройство дл сопр жени канала ввода-вывода с периферийными устройствами
SU860048A1 (ru) Мультиплексный канал
SU1176340A1 (ru) Устройство дл ввода-вывода информации
SU1307462A1 (ru) Устройство дл сопр жени ЭВМ с абонентом
SU1262511A1 (ru) Устройство дл сопр жени двух вычислительных машин
SU1029175A2 (ru) Селекторный канал
SU1265787A1 (ru) Устройство управлени дл мультиплексного канала
SU693364A1 (ru) Устройство сопр жени с магистралью
SU758127A1 (ru) Устройство для сопряжения 1
SU993262A1 (ru) Устройство дл обработки информации
JP3611049B2 (ja) 内部レジスタ回路
JP2865483B2 (ja) データ処理システムおよび主記憶制御装置
SU1481785A1 (ru) Устройство дл св зи процессоров
SU1312589A1 (ru) Устройство дл межмашинного обмена
SU302001A1 (ru)