SU661782A1 - Аналого-цифровой преобразователь - Google Patents

Description

(54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ

1

Изобретение относитс  к области вычислительной техники и, может быть использовано в контрольно-измерительных системах различного назначени .

Известен аналого-цифровой преобразователь , в котором с целью сокращени  объема формируемых данных осуществл етс  предсказание текущих значений преобразуемого сигнала по его значени м в моменты формировани  ранее полученных отсчетов 1. Он содержит основной и. дополнительный преобразователи кода в напр жение , решающий блок, блок управлени , логические элементы и преобразователь временного интервала в код.

Недостатком его  вл етс  сравнительно низка  точность преобразовани .

Известен аналого-цифровой преобразователь , содержащий дифференцирующее устройство , один из входов которого подключен к выходу блока управлени , другой через аналоговый коммутатор - к выходам рещающего устройства и входному зажиму преобразовател , а выход - к двум входам блока логических элементов И и входам регистра кода текущего значени  кривизны, выходы которого через основной преобразователь кода в напр жение соединены с первыми входами двух элементов сравнени  и последовательно соединенные блок логических элементов И, блок линий задержки и регистр кода граничных значений кривизны с входами двух дополнительных преобразователей кода в напр жение, подключенных выходами ко вторым входам элементов сравнени , выходы которых через логический элемент ИЛИ соединены со входами преобразовател  временного интервала в код

и блока управлени , соответствующие выходы которого подключены к управл ющим входам аналогового коммутатора и прео.бразовател  временного интервала в код 2. Недостатками таких преобразователей  в , л ютс  больща  избыточность информации в выходных данных и низка  динамическа  точность, обусловленна  наличием ощибок первичной дискретизации сигнала.

Целью изобретени   вл етс  уменьшение избыточности формируемых данных и по0 выщение динамической точности преобразовател .

Claims (2)

1. Эта цель достигаетс  тем, что в аналого-цифровой преобразователь, содержащий основной и дополнительный преобразовате ли кода в напр жение, входы основного пре .o6pa30BaTevaH кода в напр жение соединены с .выходами . решающего .блока, д;ва входа которогоподключены к соответствующим выходам: блокауправлени  и через двухвходовой логический элемент ИЛИ к одному из ВХОДОТ5 блока логических элементов И и преобразовател  временного интервала в код, второй вход .которого через второй двухвходовой логический элемент ИЛИ подключен ко входу решающего блока и третьему выходу блока управлени , два входа которого соединены с выходами двух элементов сравнени ,.первые входы которых подключены к шинам пороговых напр жений, введены реверсивный счетчик и последовательно соединенные интегратор и блок суммировани , включенные между основным преобразователем кода в напр жение и вторым входами: элементов сравнени , причем второй вход блока сум.мировани  подключен к входному зажиму преобразовател , а третий через дополнительный преобразователь кода в напр жение - к выходам реверсивного счетчика, два входа которого соединены с двум  входами решающего блока. На чертеже приведена структурна  схема предложенного преобразовател . Он содержит преобразователь временного интервала в код 1, двухвходовой логический элемент ИЛИ, решающий блок 3, блок логических элементов И 4, основной преобразователь кода в напр жение 5, второй двухвходовой логический элемент ИЛИ 6, .интегратор 7, блок суммировани  8, ре-, версивный счетчик 9, дополнительный преобразователь кода в напр жение 10, два элемента сравнени  И и 12, блок, управлени  13, входной зажи.м 14 преобразовател , шины пороговых напр жений 15, 16 и выходные щины 17-19 блока управлени . Выходы преобразовател  1 подключень ко входам блока логических элементов И 4 и через последовательно соединенные решающий блок 3, преобразователь 5 интегратор 7 и блок суммировани  8 ко вторым входам двух элементов сравнени  11 и 12, первые входы которых подключены к щинам пороговых напр жений 15., и 16 соответственно. Второй вход блока суммировани  8 соединен с входным зажимом преобразовател . Выходы элементов сравнени  соединены с двум  входами.блока управлени  13, выход 17 которого соединен со входами рещающего блока 13 и через элемент ИЛИ 2 со входом преобразовател . Выходы 18, 19 блока управлени  подключены ко входам решающего блока через последовательно соединенньш счетчик 9 и преобразователь 10 ктретьему входу блока суммировани  и через элемент ИЛИ 6 ко входу преобразовател  1 и входу блока, логических элементов И 4. Устройство работает следующим образом . В исходном состо нии преобразователь 1, 5 и 10, интегратор 7 и счетчик 9 обнулены . На входной зажим 14 подаетс  преоб Эазуемое нап р жениё. Ulx, на шину 15 - положительное пороговое напр жение + h, равное допустимому отклонению аппроксимирующей функции от сигнала, а на шину 16 - то же напр жение, но отрицательной пол рности. В момент времени + to сигнал начала преобразовани  с блока управлени  13 поступает по щине 17 на вход преобразовател  I и запускает его. Этим же сигналом на выходе решаюш,его блока 3 устанавливаетс  код, соответствующий начальному наклону линейно измен ющегос  напр жени , снимаемого с выхода интегратора 7. Это напр жение Ut имеющее знак, противоположный пол рности преобразуемого напр жени  Ux, суммируетс   с ним в блоке 8 и образованный таким образом сигнал рассогласовани  U Ux + U-c поступает на входы элементов сравнени  1 и 12. Первый цикл преобразовани  продолжаетс  до .момента времени ti , когда сигнал рассогласовани  становитс  по абсолютной величине меньше порогового напр жени  Us h. Этому моменту соответствует переход элементов сравнени  в нулевое состо ние. При этом импульсом, поступающим по шине 18, осуществл етс  считывание данных с. блока логических элементов И 4, обнуление преобразовател  1, запись + 1 в счетчик 9 и установка нулевого значени  кода на выходе решающего блока 3. Второй цикл преобразовани  начинаетс  по сигналу с решающего блока 3, которым запускаетс  преобразователь 1. Сигнал рассогласовани , равный сумме преобразуемого напр жени  Ux, напр жени  интегратора Ut и выходного напр жени  преобразовател  10 Ui о, равного по величине пороговому напр жению h и совпадающего по знаку с напр жением интегратора, поступает на входы элементов сравнени . Процесс преобразовани  в этом цикле продолжаетс  до Момента времени tz, когда один из элементов сравнени  переходит из нулевого состо ни  в единичное. Это происходит, когда сигнал рассогласовани  превысит по величине пороговое напр жение. При этом блок управлени  формирует выходной код, несущий информацию о том, какой из двух элементов сравнени  сработал. Одновременно ПО одной из шин 18 или 19 вырабатываетс  импульс, которым производитс  считывание кода временного интервала с блока логических элементов И 4, обнуление преобразовател  1 и подаетс  команда на. вычисление нового значени  кода коэффициента наклона линейно измен ющегос  напр жени  в рещающий блок 3. Код коэффициента наклона линейно измен ющегос  напр жени  на интервале (tz, ta) определ етс  по значению коэффициента наютона на предыдущем интервале и последнему отсчету и соответствует разделенной разности преобразуемого напр жени  первого пор дка на предыдущем интервале. Одновременно в счетчик 9 по шине 18 заноситс  + 1, если в этот момент (U/) (U + U(o). Если(их) (U; -ь Uio), то в счетчик 9 заноситс  Новый цикл преобразовани  начинаетс  с запуска преобразовател  1 и установки нового значени  кода коэффициента наклона на выходе решающего блока 3. Затем процесс преобразовани  повтор етс  до получени  следующего отсчета. Формула изобретени  Аналого-цифровой преобразователь, содержащий основной и дополнительный преобразователи кода в напр жение, входы основного преобразовател ., кода в напр жение соединены с выходами решающего блоКЗ , два входа которого подключены к соответствующим выходам блока управлени  и через двувходовой логический элемент ИЛИ к одному из входов блока логических элементов И и преобразовател  временного интервала в код, второй вход которого через второй двувходовой логический элемент ИЛИ подключен ко входу решающего блока и третьему входу блока управлени , два входа которого соединены с выходами двух элементов сравнени , первые входы которых подключены к шинам пороговых напр жений , отличающийс  тем, что, с целью уменьшени  объема формируемых данных и повышени  динамической точности, в него введены реверсивный счетчик и последовательно Соединенные интегратор и блок суммировани , включенные между основным преобразователем кода в напр жение и вторЪ1ми входами элементов сравнени , причем второй вход блока суммировани  подключен к входному зажиму преобразовател , а третий через дополнительный преобразователь кода в напр жение - к выходам реверсивного счетчика, два входа которого соединены с двум  входами решающего блока. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 3513,11, кл. Н 03 К 13/17, 17.09.68.
2. 2.Авторское свидетельство СССР № 365035, кл. Н 03 К 13/17, 24.04.69.