Изобретение относитс к электросв зи и может использоватьс в цифровых системах передачи данных, оборудованных регенераторами п тиуровневого сигнала с синхронизированием . Известен преобразователь двоичного сигнала в балансный п тиуровневый сигнал, содержащий конвертер и реверсивный счетчик 1. Однако известный преобразователь имеет недостаточную помехозащищенность. Цель изобретени - повышение помехозащищенности . Дл этого в преобразователь двоичного сигнала в балансный п тиуровневый сигнал, содержащий конвертер и реверсивный счетчик , введены первый блок задержки, формирователь , второй блок задержки с отводами , дешифратор и блок балансировки, причем выход конвертера непосредственно и через первый блок задержки подключен к входам формировател , выход которого непосредственно и через второй блок задержки с отводами подключен к входам дешифратора , выход которого подключен к первому входу блока балансировки, выход которого через реверсивный счетчик подключен К второму входу блока балансировки, третий вход которого соединен с одним; из отводов второго блока задержки с отводами . На фиг. 1 изображена структурна электрическа схема предложенного преобразовател ; на фиг, 2 - временные диаграммы, по сн ющие его работу. Преобразователь содержит конвертер 1, реверсивный счетчик 2, первый блок задержки 3, формирователь 4, второй блок задержки 5 с отводами, дешифратор б и блок балансировки 7, причем выход конвертера 1 непосредственно и через блок задержки 3 подключен к входам формировател 4, выход которого непосредственно и через блок задержки 5 с отводами подключен к входам дешифратора 6, выход которого подключен к первому входу блока балансировки 7, выход которого через реверсивный счетчик 2 подключен к второму входу блока балансировки 7, третий вход которого соединен с одним из отводов второго блока задержки 5 с отводами. Преобразователь работает следующим образом . Входной двоичный сигнал А с тактовой частотой F в конвертере 1 преобразуетс в четверичный безызбыточный сигнал ао (фиг. 2)с тактовой частотой F/2; далее этот сигнал в формирователе 4 преобразуетс в небалансный п тиуровневый сигнал уь в котором запрещено по вление некоторых характерных комбинаций. Децгифратор 6 обнаруживает в сигнале ys (полученном задержкой сигнала yi на 4 тактоВйх интервала ) небалансные комбинации, которые ответственны за накопление небаланса. Блок балансировки 7 при определенных услови-. х (не всегда) замен ет обнаруженные небалансные комбинации сигнала ys и образует балансный п тиуровневый сигнал Ss, причем каждой небалансной комбинации отведена особа (ранее запрещенна ) замен юща комбинаци противоположного знака (веса). Реверсивный счетчик 2 подсчитывает «цифровую сумму выходного сигнала преобразовател Ss, значение которой и определ ет услови замены небалансных комбинаций в блоке балансировки 7; замена осуществл етс тогда, когда небаланс вышел бы за допустимые границы, если бы небалансна комбинаци сигнала ys была бы пропущена в сигнале Ss. Рассмотрим работу преобразовател более подробно. Начальные услови (т. е. значени сигналов в первой колонке временной диаграммы, фиг. 2) могут быть выбраны произвольно за исключением того, что дл сигнала у2 не следует выбирать в качестве начального значение Ра или Шг. Работа конвертера 1, который преобразует входной сигнал А с тактовой частотой F в четверичный сигнал а с тактовой частотой F/2, не отличаетс от работы конвертера известного преобразовател . Формирователь 4 образует сигнал yi и свой внутренний сигнал у в зависимости от сигналов ао, ai и внутреннего сигнала уз Сигнал у2 получаетс внутри формировател 4 путем задержки сигнала у/ на один тактовый интервал. В выходном сигнале yi формировател 4 не йогут образоватьс (запрещены ) некоторые комбинации значений, которые далее используютс дл балансировки этого сигнала. В сигнале yi также не могут образоватьс серии из более, чем, трех нулевых значений (посылок) подр д.: Дешифратор 6 обнаруживает и дешифрует небалансные комбинации зн.ачений сигнала ys (т. е. комбинации, ответственные за накопление «цифровой суммы); дл этого он использует сигналы от yi до уб и образует сигнал Zs. Если сигнал Zs прин л одно из нулевых значений, то это означает , что в сигнале ys последовательно во времени образуетс така же комбинаци значений, кака определ ет значение сигнала Zs., Блок балансировки 7 производит балансировку п тиуровневого небалансного сигнала Y5 путем замены небалансных комбинаций этого сигнала на балансирующие комбинации противоположного веса, ранее запрещенные в небалансном сигнале ys (вес комбинации равен сумме весов составл ющих ее значений); после каждой замены режим блока балансировки 7 измен етс , как описано ниже. Замена небалансной комбинации на балансйрующу1бКомбинацию далее называетс подстановкой. Блок балансировки 7 обладает внутрен .ней пам тью и может работать в двух реЖимах: пр мом, в котором значени сигнала Y5 выдаютс , как значени (посылки) сигнала ys без .изменени их знака, и инверсном , в котором значени сигнала ys выдаютс , как значени (посылки) сигнала ys с переменой их знака на противоположный . Вид режима блока определ етс его внутренним сигналом Ve; значение О этого сигнала соответствует пр мому режиму, а значение 1 - инверсному. СигналР в не поступает на выход блока балансировки 7, а изменение режима происходит только при осуществлении подстановки. Кроме того. балансировки 7 может производить замену значений сигнала ys прежде, чем выдать их, как значени (посылки) сигнала YS ; замена производитс только при осуществлении некоторых подстановок. На фиг. 2 показано осуществление двух подстановок. При первой подстановке (в 4, 5 и б тактовых интервалах) производитс переключение режима блока балансировки 7, наличи .с 5-го интервала, и замена значений сигнала ys в 4, 5, 6 тактовых интервалах . При подстановке в 10, 11 и 12 тактовых интервалах производитс только переключение режима блока балансировки 7 (с инверсного на пр мой), начина с 11-го тактового интервала. Замена небалансной комбинации, соответствующей Z (в 7 и 8 тактовые интервалы сигнала ys), не производитс . Реверсивный счетчик 2 вл етс цифровым счетчиком, который запоминает предыдущее значение «цифровой суммы Ne и вычисл ет ее очередное значение Ns в соответствии с алгебраической формулой . NS Ne + уб, где ys - вес очередного значени (посылки ) сигнала ys. Сигнал Ns вл етс внут.ренним сигналом счетчика (не поступает на выход счетчика), а на блок балансировки 7 .поступает запомненное предыдущее значение «цифровой суммы NS . Балансный сигнал Ss (предпоследн строка на фиг. 2) может принимать те же значени , что и сигнал ys, т. e.f,p, о, т, М; как функци времени, сигнал Ss соответствует последовательности значений этого сигнала (последн строка на фиг. 2). В последнем тактовом интервале (фиг. 2) многоточи поставлены дл тех сигналов.The invention relates to telecommunications and can be used in digital data transmission systems equipped with five-level signal regenerators with synchronization. A known converter of a binary signal into a balanced five-level signal comprising a converter and a reversible counter 1. However, the known converter has insufficient noise immunity. The purpose of the invention is to improve the noise immunity. To do this, a first delay unit, a driver, a second delay unit with taps, a decoder and a balancing unit are entered into the binary-to-balanced converter of a five-level signal containing a converter and a reversible counter, the converter output being directly and through the first delay block connected to the driver inputs, the output of which is directly and through the second delay unit with taps connected to the inputs of the decoder, the output of which is connected to the first input of the balancing unit, the output of which is through reversible the counter is connected to the second input of the balancing unit, the third input of which is connected to one; from the taps of the second delay unit with taps. FIG. 1 shows the structural electrical circuit of the proposed converter; FIG. 2 shows timing diagrams explaining his work. The converter contains a converter 1, a reversible counter 2, a first delay block 3, a driver 4, a second delay block 5 with taps, a decoder b and a balancing block 7, the output of the converter 1 directly and through the delay block 3 connected to the inputs of the imager 4, the output of which is directly and through the delay unit 5 with taps connected to the inputs of the decoder 6, the output of which is connected to the first input of the balancing unit 7, the output of which through the reversible counter 2 is connected to the second input of the balancing unit 7, the third input of which Go is connected to one of the taps of the second delay unit 5 with taps. The Converter operates as follows. The input binary signal A with a clock frequency F in converter 1 is converted to a quaternary non-redundant signal ao (Fig. 2) with a clock frequency F / 2; This signal is then converted in the driver 4 into an unbalanced five-level signal, in which the occurrence of some characteristic combinations is prohibited. The decimator 6 detects unbalanced combinations in the signal ys (obtained by delaying the signal yi at 4 clock intervals) that are responsible for the accumulation of unbalance. Balancing unit 7 under certain conditions. x (not always) replaces the detected unbalanced combinations of the signal ys and forms a balanced five-level signal Ss, each unbalanced combination being assigned a special (previously forbidden) replacement combination of the opposite sign (weight). The up / down counter 2 counts the "digital sum of the output signal of the Ss converter, the value of which determines the conditions for replacing unbalanced combinations in the balancing unit 7; the replacement is made when the unbalance would go beyond the permissible limits, if the unbalanced combination of the signal ys were missed in the signal Ss. Consider the work of the converter in more detail. The initial conditions (i.e., the values of the signals in the first column of the timing diagram, Fig. 2) can be chosen arbitrarily, except that the signal y2 should not be chosen as the initial value of Pa or Shg. The operation of converter 1, which converts the input signal A with a clock frequency F to a quadrilateral signal and with a clock frequency F / 2, does not differ from the operation of a converter of a known converter. Shaper 4 forms a signal yi and its internal signal y, depending on the signals ao, ai and the internal signal nodes. The signal y2 is obtained inside the imaging device 4 by delaying the signal y / by one clock interval. In the output signal yi of driver 4, it is not yogut that some combinations of values are formed (prohibited), which are then used to balance this signal. The signal yi also cannot form a series of more than three zero values (parcels): The decoder 6 detects and decrypts the unbalanced combinations of significant signal ys (i.e., those responsible for accumulating the "digital sum"); for this, it uses signals from yi to ub and forms a signal Zs. If the signal Zs received one of the zero values, this means that the signal ys consistently generates the same combination of values as the signal Zs., Balancer 7 balances the five-level unbalanced signal Y5 by replacing the unbalanced combinations of this a signal to balancing combinations of opposite weights, previously forbidden in the unbalanced signal ys (the weight of the combination is equal to the sum of the weights of its component values); after each replacement, the mode of the balancing unit 7 is changed as described below. Replacing an unbalanced combination with a balancing combination is hereinafter referred to as substitution. The balancing unit 7 has an internal memory and can operate in two modes: direct, in which the values of signal Y5 are output, as values (signals) of signal ys without changing their sign, and inverse, in which the values of signal ys are output, as the value (sending) of the signal ys with their sign reversed. The mode of the block is determined by its internal signal Ve; The value O of this signal corresponds to the forward mode, and the value 1 - the inverse one. SignalR in does not arrive at the output of the balancing unit 7, and the mode change occurs only during the implementation of the substitution. Besides. the balancing 7 can replace the values of the signal ys before issuing them, as the value (sending) of the signal YS; replacement is made only when making some substitutions. FIG. 2 shows the implementation of two substitutions. At the first substitution (at 4, 5 and b clock intervals), the mode of the balancing unit 7, the presence of the 5th interval, is switched, and the signal values ys are replaced at 4, 5, 6 clock intervals. When substituting at 10, 11, and 12 clock intervals, only the mode of the balancing unit 7 is switched (from inverse to direct), starting from the 11th clock interval. The replacement of the unbalance combination corresponding to Z (at 7 and 8 clock intervals of the signal ys) is not performed. Reversible counter 2 is a digital counter that stores the previous value of the digital sum Ne and calculates its next value Ns according to an algebraic formula. NS Ne + k, where ys is the weight of the next value (send) of the ys signal. The signal Ns is the internal signal of the counter (it does not arrive at the output of the counter), and the memorized value 7 of the digital sum NS arrives at the balancing unit 7. The balance signal Ss (the penultimate line in Fig. 2) can take the same values as the signal ys, i. E., P, o, t, M; As a function of time, the signal Ss corresponds to the sequence of values of this signal (the last line in Fig. 2). In the last clock interval (Fig. 2), dots are set for those signals.